基于RFSOC47DR的射频采集卡

最新推荐文章于 2025-11-24 16:53:08 发布
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#fpga开发 #ADDA射频采集 #RFSOC47DR

基于RFSOC47DR的射频采集卡，是集ADC、DAC、ARM、FPGA及丰富外设的的软件无线电产品。其分辨率为14bit，AD/DA采样率为5GS/s，支持8个通道采集与播放。提供快速的PCI Express 3.0 x8数据传输接口，可实现5GB/s的传输速率，以实时传输采集数据。板载FPGA具备实时信号处理能力，这些特性使其成为雷达通信、软件无线电等领域信号采集和分析的理想工具。 基于RF SOC的软件无线电产品，广泛应用于雷达、软件无线电等领域。 

规格

  1. AD采样率：5GS/s
  2. DA采样率：5GS/s
  3. AD/DA分辨率：14bit
  4. AD/DA通道数：8/8
  5. 连接器：MMCX
  6. 耦合方式：AC
  7. 输入/输出阻抗：50ohm
  8. 支持外部触发输入
  9. 支持多个用户自定义扩展IO
  10. PCIe 4.0 x8统

  11. 编程语言

    Windows10/11

    C&C++

    软件支持

    PCIe 4.0 x8

    QT Spectrum Analyzer

    9.8 GB/s

采集和播放时钟发生器

  1. 内部参考时钟输入

使用板载10MHz TCXO作为时钟模块的参考时钟，可以使板卡进行独立的采集工作。

  1. 外部参考时钟输入

采用外部输入的参考时钟作为时钟模块的参考时钟，默认10MHz，可以使ADC的采样时钟同参考时钟系统同步。

外部同步

通过使用外部同步时钟接口，系统能够避免时钟漂移、相位误差，确保数据的完整性与时序的一致性。预留一路外部同步输入，可以控制数据流的时序，确保数据在适当的时刻被发送和接收。

触发模式：

软件触发、内部脉冲触发、外部脉冲触发、通道触发、预触发、延迟触发。

采集模式:

有限点单次采集、有限点多次采集、无限点多次采集、时间戳.

数据源模式 :

内部DDS播放模式、外部文件播放模式

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RFSOC47DR-8通道ADC + 8通道DAC 多路光纤卡
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RFSOC板卡采用射频直接采样结构，带有八个独立的发射器和接收器通道。频率接收范围1M~ 6G。发送最大频率6 G。接收器当采用单通道模式时，最大采样率为5G/s，最大接收通道为8个，正交模式时，接收通道为4个，最大采样率为9.85Gsps，ADC量化位数为14位。发送器最大采样率为9.5 G/s，八个发送通道，量化位数为14位。可以使用外部参考时钟，堆叠方式组成更大的接收发送阵列。支持双路40G/100G QSFP28。
TQRFSOC开发板47DR ADC输入采集测试（二）
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使用方法如下所示，在plot_spec_m.py 后跟随的输入参数为ADC通道号，我上面接入的是ADC通道2，所以后面的参数为2。本章内容将介绍如何使用RFSOC 47DR 进行ADC输入采样测试，我们这边提供三个ADC输入采样的python程序，实现8路通道的ADC采样解析数据，并且在时域与频域上显示出示波器与频谱仪的效果。如下图所示，我使用的是100M输入，接到ADC2，可以看到绿色代表的是ADC通道2，其他通道没有输入，幅度几乎为0。运行截图如下所示，上面8个为时域波形，下面8个表示频域的频谱。
Xilinx RFSOC 47DR 6收6发 信号处理板卡
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 PS端或者PL端可选挂载一片EMMC芯片，可用于存储程序或者PL直接逻辑访问（跳线可选）； PL端搭载一组32Bit DDR4,容量为2GB,最高支持速率：2400MT/s； PL端挂载2路4X QSFP+接口，最大支持25*4Gbps； PS端支持一路UART(转接成USB接口)； PL端挂载一路uart 422接口； PS端挂载SD接口，用于存储程序； PS端外接一路USB3.0接口； PL端支持2对Can收发接口； PL端挂载两路SATA接口； PL端挂载两路SFP接口；
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RFSoC ZU47DR 这个是赛灵思的第三代高端芯片，集ARM、FPGA、14位5Gsps ADC、14位10Gsps与一体，但一块开发板通常较贵，对于广大爱好者属于咬咬牙也没法上手的程度，这里我们便满足大家的好奇心，将该芯片的一些射频性能测试给大家看看。但为了篇幅不要过长，这里就懒得测试一些大家都知道的功能了，挑一些别人很少测试的部分来给大家看看。
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47DR_8T8R_GCO_V1数字阵列板卡，采用XCZU47DR作为主控制器，实现8收8发的信号发射、采集和控制，并根据需求搭建外围高速接口，实现平台的数据处理及运算能力。雷达、通信、电子对抗等领域。
TQRFSOC开发板47DR，100G光口自环测试
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08-23 911
RFSOC 47DR上有两个100G光口，标号分别是128和129，测试时需要选择对应的测试文件，光口模块也需要插入，具体位置如下图所示。打开vivado的硬件管理器，烧写比特流时需要添加测试文件一同烧写，比特流文件与测试文件我都会提供在文章末尾。若比特流文件与测试文件在同一文件夹内，添加比特流后会自动添加测试文件。此测试使用光口自环模块实现硬件互联，FPGA中进行25Gbps收发校验，通过vivado的硬件管理器烧写比特流，查看传输误差与眼图。连接后就可以看到自环的详细信息，每个通道的错误率，传输速度。
新能源知识库（151） RTDS和RT-LAB比较
竹君子之家
11-24 197
硬件核心：采用专用硬件架构，基于FPGA实现电力电子器件（如MMC子模块）的高精度仿真，其图形化建模软件RSCAD针对电力系统优化，元件库丰富。两者在MMC暂态仿真结果上基本相当，但RT-LAB的FPGA优化使其在高频开关器件仿真中更具细节表现力，而RTDS在电网级电磁暂态仿真中稳定性更优。RT-LAB在MMC-HVDC仿真中表现突出，国内南汇、舟山等轻型直流工程均采用其方案，性价比优势显著（相同子模块数下FPGA资源占用更低）。RTDS：无中国代理，售后响应可能滞后，硬件封闭性强，定制成本较高。
QSPI IP核 基本参数
Pual_Georg的博客
11-24 78
STARTUPEn 原语有⼀个专⽤时钟引脚，可⽤于为从存储器提供 SPI 时钟。这个选项主要用来设置FPGA的默认程序flash的时钟，可用于远程更新配置。高性能模式将使用 AXI4 代替 AXI4-Lite 接⼝，并且在内核的发送和接收 FIFO 地址处可以使用突发功能。如果设置为16，即每次数据传输宽度为16-bit，一次数据传输需要16个SCK时钟。如果设置为8，即每次数据传输宽度为8-bit，一次数据传输需要8个SCK时钟。这个选项决定SPI设备的主从模式，也可以在配置寄存器60h中修改。
WGL波形生成语言—新手入门学习（例子篇1）
江湖小浪花的博客
11-24 179
本文解析了一个WGL波形文件实例，该文件用于芯片测试。文件头包含MD5校验码、生成工具版本等信息。波形定义了DIG_TOP模块的测试信号，包括输入、输出和双向信号，如SFC接口、QSPI总线、I²C总线和PWM测试信号。文件详细描述了每个信号在41.666ns周期内的状态变化，使用特定符号表示高低电平、稳定状态等。双向信号同时包含输入驱动和输出采样阶段，体现了边界扫描测试的特点。该文件由AutoJTAG工具生成，配合BSDL文件使用，用于验证芯片功能。
数字逻辑笔记—绪论
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xianshuiyihui的博客
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数字逻辑学习笔记--第一章绪论
rfsoc 47dr
02-28
### RFSOC 47DR 技术概述 RFSOC (Radio Frequency System on Chip) 是一种集成了射频功能的片上系统，特别适用于通信领域中的复杂信号处理任务。Xilinx 的 RFSoC D47 器件提供了高度集成化的解决方案，能够支持多种无线标准并实现复杂的基带处理[^1]。 RFSoC 47DR 特别设计用于满足高性能计算需求的应用场景，在单芯片内实现了模拟前端(AFE)，数据转换器(ADC/DAC), 可编程逻辑(FPGA fabric)以及ARM处理器等功能模块的高度融合。这种架构不仅减少了系统的整体尺寸和功耗，还提高了性能指标如吞吐量、延迟等特性[^2]。 ### 应用案例分析 在实际部署方面，RFSoC 47DR 已经被广泛应用于多个行业和技术领域： - **5G基站建设**：通过其强大的DSP能力和灵活配置选项来加速物理层协议栈操作；同时利用内置的安全机制保障网络传输安全。 - **软件定义无线电(SDR)**：凭借高精度的数据采集能力配合丰富的外设接口资源，使得开发者可以轻松构建多功能无线电平台。 - **雷达与传感器阵列**：借助于低噪声放大器(LNA) 和高速串行收发器(GTH/GTY)，可有效提升探测距离及分辨率，从而改善目标识别效果[^3]. ```python # Python伪代码展示如何初始化一个简单的SDR应用框架 class SdrApplicationFramework: def __init__(self, device="rfsoc_47dr"): self.device = device def configure(self): print(f"Configuring {self.device} for Software Defined Radio use.") app_framework = SdrApplicationFramework() app_framework.configure() ```
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