基于ZU47DR的高性能板卡

FPGA_ADDA

于 2025-06-24 11:09:54 发布

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文章标签：嵌入式硬件 fpga开发高速采集卡射频采集卡

本文链接：https://blog.youkuaiyun.com/FPGA_ADDA/article/details/148867250

基于ZU47DR的高性能板卡是一款最大可提供8路ADC接收和8路DAC发射通道的高性能板卡，板卡选用高性价比的Xilinx的Zynq UltraScale+ RFSoC系列中XCZU47DR-FFVE1156作为处理芯片。

基于ZU47DR的高性能板卡是一款最大可提供8路ADC接收和8路DAC发射通道的高性能板卡。

板卡选用高性价比的Xilinx的Zynq UltraScale+ RFSoC系列中XCZU47DR-FFVE1156作为处理芯片，管脚可以兼容XCZU48DR-FFVE1156，主要差别在有无FEC（信道纠错编解码），

其PS端搭配一组4颗16bit的DDR4颗粒，总容量达到4GB；

PL端搭配一组2颗16bit的DDR4颗粒，总容量达到2GB。

板载2个Mini USB型式的UART串口分别对应PS和PL端，1个排针式CAN 接口和1个排针式485接口。

1个JTAG调试接口，1个DP视频接口，1个千兆网口和2个Type C的USB3.0接口。

板载的MMCX连接器最大可提供8路ADC接收和8路DAC发射通道；

支持ADC外部差分时钟输入和DAC差分时钟输出；

支持外参考时钟、外同步和外触发信号；

支持GPS和秒脉冲PPS信号。

板载2个QSFP28形式100Gb高速光纤接口，以及一个M.2型式的SATA接口，一个SD卡和一个多路GPIO对外接口。

应用:

• 雷达、软件无线电等

• FPGA信号处理

• 实时多算法处理的在线测试验证

• 测试测量快速环境搭建

• 高速光纤、采集应用

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ZU47DR 100G光纤 高性能板卡

FPGA_ADDA的博客

02-08

2250

板载2个Mini USB型式的UART串口分别对应PS和PL端，1个排针式CAN 接口和1个排针式485接口。1个JTAG调试接口，1个DP视频接口，1个千兆网口和2个Type C的USB3.0接口。板载的MMCX连接器最大可提供8路ADC接收和8路DAC发射通道；支持ADC外部差分时钟输入和DAC差分时钟输出；支持外参考时钟、外同步和外触发信号；支持GPS和秒脉冲PPS信号。板载2个QSFP28形式100Gb高速光纤接口，以及一个M.2型式的SATA接口，一个SD卡和一个多路GPIO对外接口。

南京芯麒电子-基于ZU47DR的高性能PCIE数据采集卡

m0_63776781的博客

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该平台搭载有16nm工艺的Zynq UltraScale+ RFSoC系列主器件ZU47DR,该器件集成数千兆采样RF数据转换器和ARM® Cortex®-A53处理子系统和UltraScale+可编程逻辑，是一款单芯片自适应射频平台。PCIe板卡金手指可以提供75W电力，不需要额外接辅助电源；PCIe金手指，支持PCIe x16配置，兼容PCIe x8，PCIe x4配置；主芯片启动的SD卡，可以通过模式选择切换；供电：PCIE或12V供电；主芯片PS外挂的DDR4；主芯片PL外挂的DDR4；

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基于RFSOC ZU28DR+DSP 6U VPX处理板

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基于RFSOC ZU28DR+DSP 6U VPX处理板，是一款基于6U VPX总线架构的高速信号处理平台，数模混合信号处理卡，采用 Xilinx ZYNQ UltraScale+ RFSoC ZU28DR和TI DSP TMS320C6678组合设计，两者之间通过4x 5G SRIO互联。本板卡可实现大规模FPGA开发以及DSP数据运算处理功能。具备8路 ADC和8路DAC 端口，可扩展 I / O 端口和 DDR4 内存。

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RFSOC数模混合信号处理卡，采用 Xilinx ZYNQ UltraScale+ RFSoC 27DR或47DR，实现了8路 ADC和8路DAC 端口，并支持外部同源参考时钟。对外J30J上支持27路双向GPIO、2组RS422、1组RS485、2组Uart以及1个千兆网口，27DR ADC最高采样率 4.096GSPS 和DAC最高采样率 6.5536 GSPS； 47DR的ADC采样率最高可达5GSPS、DAC最高采样率 9.8 GSPS，分辨率14bit。相比分立的ADC和DAC传统方式，此方式集成

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使用方法如下所示，在plot_spec_m.py 后跟随的输入参数为ADC通道号，我上面接入的是ADC通道2，所以后面的参数为2。本章内容将介绍如何使用RFSOC 47DR 进行ADC输入采样测试，我们这边提供三个ADC输入采样的python程序，实现8路通道的ADC采样解析数据，并且在时域与频域上显示出示波器与频谱仪的效果。如下图所示，我使用的是100M输入，接到ADC2，可以看到绿色代表的是ADC通道2，其他通道没有输入，幅度几乎为0。运行截图如下所示，上面8个为时域波形，下面8个表示频域的频谱。

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PCIE RFSOC数模混合信号处理卡，采用 Xilinx ZYNQ UltraScale+ RFSoC 27DR或47DR，实现了8路 ADC和8路DAC 端口，并支持外部同源参考时钟。对外J30J上支持24路双向GPIO、2组RS422、1组RS485、2组ps Uart，PS对外实现1个千兆网口。27DR ADC最高采样率 4.096GSPS 和DAC最高采样率 6.5536 GSPS；47DR的ADC采样率最高可达5GSPS、DAC最高采样率 9.8 GSPS，分辨率14bit。

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8通道ADC + 8通道DAC PCIe数据处理卡基于 Xilinx RFSOC ZU27DR 或 ZU47DR 8 通道 ADC 采样 8 通道 DAC PCI Express x8 GEN3 Interface 4 核ARM Cortex-A53 处理器，主频最高 1.3G

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 PS端或者PL端可选挂载一片EMMC芯片，可用于存储程序或者PL直接逻辑访问（跳线可选）； PL端搭载一组32Bit DDR4,容量为2GB,最高支持速率：2400MT/s； PL端挂载2路4X QSFP+接口，最大支持25*4Gbps； PS端支持一路UART(转接成USB接口)； PL端挂载一路uart 422接口； PS端挂载SD接口，用于存储程序； PS端外接一路USB3.0接口； PL端支持2对Can收发接口； PL端挂载两路SATA接口； PL端挂载两路SFP接口；

三步走实现嵌入式硬件与软件开发

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三步走实现嵌入式硬件与软件开发，：从借力顾问，到逐步掌握能力，再到实现独立开发。我会结合这个路径，把物联网嵌入式开发中的硬件与软件边界、每阶段的职责与管理操作要点梳理清楚，让你作为非专业管理者可以有“看得见、管得住、做得到”的操作方法，“三步走”战略非常适合小微公司。

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多达 96 路 GTY 收发器，每通道速率高达 32.75 Gbps，满足 PCIe Gen5、100G/400G Ethernet、Interlaken 等高速互联协议需求。Xilinx 提供丰富的硬核 IP，包括 PCIe、Ethernet MAC、Interlaken、AXI 架构等，极大简化开发难度和集成成本。9,000 多个 DSP Slice 支持 27x18 位 MAC 运算，适用于图像识别、信号滤波、视频处理、矢量计算等计算密集型任务。多个电源域支持动态功耗调节，实现能效比优化。

FPGA基础 -- Verilog 竞争/竞态（Race Condition）

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sz66cm 学习随笔

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闲庭信步使用SV搭建图像测试平台：第五课——使用task

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到目前为止，我们主要实现了读图片，写图片，写txt文档，图像的RGB通道分离，由彩色图片生成RAW图片这五个功能，那我们就新建五个task，如下所示，新建了read_image，save_image，save_txt，save_image_rgb，save_raw这五个task。成工其实是做时序仿真比较多，所以倾向于使用task，function用的比较少，所以本系列的各个功能，成工基本上都是用task来实现。，对于成千上万行的代码，如果要修改或者删除一些功能，怎么保证修改的部分不会影响到其它的功能？

零起步的 FPGA 学习圣经：Project F 开源项目深度解读

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06-23

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Project F 不是另一个纸上谈兵的教学框架，而是一整套“能跑起来”的真实工程逻辑项目。Project F 是一个完全开源的、面向学习者的 FPGA 教程项目，由英国开发者 Will Green 维护，旨在帮助开发者从零开始学习数字逻辑和硬件设计。教程默认基于开源工具链（Yosys + NextPNR），也支持 Vivado，让学习不再被 EDA 软件绑架。如果你点头了，那么今天推荐的开源项目 Project F，可能就是你期待已久的答案。那么请不要错过这个宝藏项目，它正是你通向硬件世界的桥梁。

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06-22

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本文介绍了ZYNQ中AXI总线的基本概念与应用。AXI(Advanced eXtensible Interface)是ARM提出的总线协议，分为AXI4、AXI4-Lite和AXI4-Stream三种类型，分别对应高性能地址映射、轻量级单次传输和高速流数据传输。ZYNQ提供了GP、HP和ACP三种AXI接口，用于连接PS和PL端。文章详细解析了AXI协议的五通道分离机制及其高效性，并通过代码示例展示了AXI4-Lite的读写操作过程，包括寄存器写入和数据读取的实现原理。

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hhh123987_的博客

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RGMII接口、PHY芯片地址【PL、PS】、帧协议

PL端软核FIFO读写

qq_59545874的博客

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设计复位信号时，建议使用同步复位电路，确保复位信号与时钟域同步。复位信号的产生和释放需通过计数器控制，确保满足最小持续时间（≥3周期）和释放后等待时间（≥30周期）。复位信号的撤销（拉高）后，必须等待至少60个时钟周期才能对FIFO进行读写操作。在仿真中需重点检查复位信号的时序，确保其满足最小有效周期和释放后等待周期。在复位释放后，使用计数器或状态机延迟读写使能信号，确保满足三十周期的等待时间。在综合和布局布线阶段，需检查复位信号的扇出和布线延迟，避免复位信号因物理延迟导致不同逻辑单元复位时间不一致。

zu47dr fft

01-01

### 关于ZU47DR FFT实现或应用 #### ZU47DR简介 ZU47DR属于Xilinx公司推出的Zynq UltraScale+ MPSoC系列器件之一。该系列产品集成了ARM处理器系统与FPGA逻辑资源，适用于高性能计算、通信以及信号处理等领域。 #### FFT算法概述快速傅里叶变换（Fast Fourier Transform, FFT）是一种高效的算法来计算离散傅立叶变换及其逆运算。对于长度为N的数据序列，直接按照定义求解DFT需要O(N^2)次复数乘法；而采用FFT可以降低到O(NlogN)，极大地提高了效率[^1]。 #### 基于ZU47DR的FFT实现方案利用ZU47DR强大的硬件加速能力，在其上构建高效稳定的FFT引擎成为可能： - **硬件设计方面** - 可以充分利用内部PL(Programmable Logic)区域定制专用电路完成蝶形运算单元的设计； - 利用PS(Processing System)侧提供的AXI接口访问外部存储器保存中间结果； - **软件编程角度** - ARM核负责整体流程控制及参数配置工作； - 开发环境可以选择Vivado HLS将高层次语言描述转换成RTL级网表文件以便综合进FPGA架构内；下面给出一段简单的MATLAB代码用于生成测试向量并验证FFT功能正确性： ```matlab % Generate test vector Fs = 1e3; % Sampling frequency (Hz) t = linspace(-pi, pi, 512); % Time vector f1 = 50; % Frequency component 1 (Hz) f2 = 120; % Frequency component 2 (Hz) x = sin(f1*t*Fs/pi)+sin(f2*t*Fs/pi); % Perform FFT using MATLAB built-in function as reference y_ref = fft(x); ```