vivado报错（一）vivado与modelsim联合仿真报错

原创 已于 2023-12-07 10:55:03 修改 · 2.8k 阅读 · 21 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#fpga开发

于 2023-12-07 10:54:41 首次发布
本文讲述了在VHDL和Verilog混合语言仿真的FIR_TB模型中遇到的阵列长度与宽度不匹配错误。问题源于库声明顺序和语言映射差异。解决方法包括切换到单一语言仿真或调整ModelSim命令行设置。

报错内容

# ** Fatal: (vsim-3363) The array length (1) of VHDL port 's_axis_data_tlast' does not match the width (32) of its Verilog connection (8th connection).
#    Time: 0 ps  Iteration: 0  Instance: /FIR_TB/u_FIR/inst_fft File: ../../../../FIR.srcs/sources_1/new/FIR.v Line: 71
# FATAL ERROR while loading design
# Error loading design

原因

常见情况是在仿真时选择了混合语言，导致的端口位宽不匹配。

根本原因是混合语言库声明顺序不正确。问题可能发生在布尔信号或std_logic_vector信号上，因为VHDL和Verilog之间不存在1:1映射。

解决办法

1.将混合语言换成单一的语言仿真

tools->settings->simulation->simulation language

根据自己使用的语言选择

最低0.47元/天 解锁文章
Verilog纠错记录
qq_45835442的博客
05-23 4570
ram Error: (vsim-3033) ipcore_dir/bram.v(122): Instantiation of ‘BLK_MEM_GEN_V7_3’ failed. The design unit was not found. else ** Error: (vlog-13069) D:/00study/net_work/bram_pingpang/try1/bram_ctrl.v(74): near “else”: syntax error, unexpected else. 原 改错后
[error] Vivado代码仿真时错误提示：ERROR: [Common 17-39] ‘launch_simulation‘ failed due to earlier errors.
热门推荐
ARM_qiao的博客
05-17 2万+
Verilog代码编写非语法错误定位
Modelsim与Vivado联合仿真问题解决
LeeConstantine的博客
01-03 2821
根据报错的提示，是在修改了 USF-ModelSim-51的空格路径以后，Modelsim本体的编译路径依旧是旧版本的带空格的路径：D:/modelsim 2019.2/Vivado2019.2_lib/unisims_ve。后来发现是我一开始进行Vivado和Modelsim联合仿真，在D:\modelsim2019.2\modelsim.ini设置的lib地址还是原来。在添加了环境变量值LM_LICENSE_FILElicense路径后，再重启电脑，我的问题得到了解决。
VIVADO和MODELSIM联合仿真编译库问题
YQBbee的博客
02-16 3589
初次在VIVADO中使用MODELSIM仿真器，或仿真时由于编译库问题报错，可进行如下步骤，个人经验，源于百度，如有问题，请多多指教。
Vivado 与 ModelSim 联合仿真时出现 Error loading design 情况
weixin_56838558的博客
08-03 1805
【问题分析】程序的端口列表里面定义的输出端口 po_data 直接与 RAM的IP核例化输出端口直接相连，导致出现这个问题；【出现问题】Vivado 与 ModelSim 联合仿真时出现 # Error loading design；2、将RAM的IP核的输出端口与rd_data相连接——>.doutb(rd_data)；3、再将中间接口rd_data与输出端口po_data相连接；【问题背景】控制IP核对RAM进行读写操作；1、定义一个新的中间接口 rd_data；
vivado与modelsim联合仿真遇到的问题2
UNICORNLLLL的博客
11-01 2340
仿真时常会遇到# Error loading design这样的错误而导致modelsim仿真失败，无波形出现。如下图所示： 通常情况下是因代码中设置的端口位数不匹配，或声明有问题 如：# ** Fatal: (vsim-3363) ../../../../ofdmtx.srcs/sources_1/new/ifft.v(186): The array length (16) of VHDL port 'm_axis_data_tuser' does not match the width (1).
vivado 2018.2与modelsim的联合仿真
08-27
ModelSim 是一款功能强大且广泛使用的仿真软件，本文将介绍如何将 Vivado 2018.2 与 ModelSim 进行联合仿真。 设置 ModelSim 的安装路径 在 Vivado 2018.2 中，用户需要设置 ModelSim 的安装路径。首先，选择 ...
vivado与modelsim的联合仿真教程.pdf
08-25
在现代数字电路设计和验证中，使用Vivado与ModelSim进行联合仿真是一种常见且高效的实践。Vivado是由Xilinx推出的一款集成设计环境，广泛应用于FPGA和SoC的设计中，它集成了强大的综合、实现和仿真工具。ModelSim是...
vivado与modelsim联合仿真
最新发布
Thousand_drive的博客
02-28 2214
vivado自带的xsim仿真器其实已经可以满足大部分的仿真需求，但是我在进行图像仿真时通过系统函数$fopen(PIC_PATH,“rb”);来打开bmp图像一直报错，返回值-20000，网上找了一圈没有解决，已经排除是路径问题，相同的代码通过modelsim可以正常仿真，但每次都要单独打开modelsim比较麻烦，所以这里记录一下vivado和modelsim联合仿真的步骤。仿真在数字电路设计中是必不可少的工具，它有助于验证设计的功能和性能，发现和纠正错误，优化设计流程，提高设计效率和质量。
vivado 2023.1联合modelsim仿真
Milksun的博客
10-21 4503
此教程使用软件版本分别是vivado 2023.1，modelsim 2020，如果是其他版本的viavdo可通过链接查询。例如查询vivado 2023.1兼容的modelsim版本。打开后选择：兼容的第三方工具可以看到vivado 2023.1兼容的modelsim 版本为modelsim 2023，但版本不正确大概率也可以使用只是兼容性会有问题，例如我使用的是modelsim2020，会提示此版本不是vivado兼容的版本但依旧可以使用，编译库时有一些报错或者警告但大体都会成功。
vivado与modelsim联合仿真报错。
2023年最新地推相关信息
04-29 592
vivado与modelsim联合仿真报错。
vivado和modelsim联合仿真，提示giving up waiting on lock，error：verilog compiler exiting解决方法
masherll的博客
04-14 1290
假设你的工程名为pro1，找到“pro1/pro1.sim/sim_1/behav/modelsim/modelsim_lib/msim/xil_defaultlib/_local",删除_local，重新仿真即可
VIVADO 与 Modelsim仿真报错，解决方法Break in file /ip/xilinx/axi_utils_v2_0/hdl/axi_utils_v2_0_vh_rfs.vhd
mojixin123的博客
11-12 939
试了好多办法，重新生成ip核不行，重新编译仿真库还不行，甚至换了台电脑也不行，还是会出现以上错误，编译了好多编译库；最后弄了好久，打开ip核重新改了几个参数，结果可以了。1、 首先点击Reset Output Products重置ip核,然后在点击Generate Output Products生成ip核。4、modelsim与vivado版本不匹配，重新下载modelsim。3、重新生成ip核，或者打开原先ip核，修改一下参数再生成。2、 重新编译仿真库。
Vivado关联Modelsim行为级仿真出错 [USF-ModelSim-70] ‘compile‘ step failed with error(s) while executing
Kevin
01-14 2010
Vivado关联Modelsim行为级仿真出错
vivado与modelsim进行联合仿真时出现库编译出错的解决方法
qq_41371987的博客
07-27 3687
  本人使用的vivado的版本是2019.1在与modelsim_d10.6c.进行联合仿真时总会出现库编译出错。我在这里给大家讲讲我出现的问题，以及解决方法。 出现ldpc_v2_0_2库报错问题   这个是由于使用的modelsim的版本是d的版本该版本是32位的将其换成se的版本就能解决。 出现其它库编译不成功   这是由于vivado2019.1要与 modelsim_se10.7以上的版本才能进行联合仿真。将modelsim版本换成modelsim_se2019就解决了该问题。 ...
vivado生成modelsim联合仿真库报错解决方法
weixin_43462344的博客
07-16 2719
1、如果报的错误很多，有可能是vivado和modelsim的版本不匹配，这个可以通过xilinx官方文档ug973查看，通过选择不同版本文档查看不同vivado版本支持的modelsim仿真。首先要把对应的modelsim.ini文件中的VoptFlow参数置为1，再次生成仿真库，如果还不行可以用everything搜一下modelsim.ini，把不在modelsim安装文件夹下的modelsim.ini都删除，这样应该就好了。我在使用中就遇到这两个问题，写出来让大家避坑。
vivado工程modelsim仿真出现：
YQBbee的博客
08-23 584
add_1 mustbe in range[-1 depth–1]。 在使用fft ip核时出现该错误。将输入数据s_axis_data_data及输入数据有效信号s_axis_data_valid，last，等信号初始化为0，而非蓝色未知态。 修改后ip核正常工作
使用vivado 报错：ERROR: [USF-ModelSim-70] ‘compile‘ step failed with error while compile.bat‘ script
mojixin123的博客
10-27 1220
这可能是由于modelsim没有破解成功，license生成错误。具体modelsim安装可以看。
Vivado关联Modelsim报错environment variable is not writeable
YprgDay的博客(Yuan make progress everyday)
06-25 1204
Vivado关联Modelsim报错ERROR: [Common 17-53]。
评论 2
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
红包 添加红包
表情包 插入表情
表情包 代码片
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值