Modelsim与Vivado联合仿真问题解决

已于 2024-07-25 23:13:32 修改
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文章标签： fpga开发 嵌入式硬件
于 2024-01-03 01:12:29 首次发布
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本文链接：https://blog.youkuaiyun.com/LeeConstantine/article/details/135352569
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一、USF-ModelSim-51

[USF-ModelSim-51] Path to custom 'vsim.exe' executable program does not exist:D:/modelsim%202019.2/win64/vsim.exe'

解决办法：

modelsim 安装路径存在空格导致不能正常使用_[usf-modelsim-51] path to custom 'vsim.exe' execut-优快云博客

二、USF-ModelSim-70

 [USF-ModelSim-70] 'compile' step failed with error(s) while executing 'G:/Project/13_lcd_rgb_colorbar/lcd_rgb_colorbar.sim/sim_1/behav/modelsim/compile.bat' script. Please check that the file has the correct 'read/write/execute' permissions and the Tcl console output for any other possible errors or warnings.

问题解决参考： 

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(5) Simulator executable path 仿真器路径选择，路径会自动识别，如果不能识别，可参考我选择的路径修改一下自己的modelsim路径。2) Compiled library location :选择第2步骤库目录的路径。(4) Compiled library location 选择保存库目录的路径。(3) Family选择你需要对应的fpga系列，我这里选择的all。(2) Language 和 library 选择 all。3、 联合仿真。
vivado报错（一）vivado与modelsim联合仿真报错
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根本原因是混合语言库声明顺序不正确。问题可能发生在布尔信号或std_logic_vector信号上，因为VHDL和Verilog之间不存在1:1映射。2.在modelsim命令行使用如下代码，作用是设置Verilog库的优先级高于VHDL。注意：根据问题描述修改位宽是解决不了问题的，因为问题不是位宽不匹配。常见情况是在仿真时选择了混合语言，导致的端口位宽不匹配。1.将混合语言换成单一的语言仿真。根据自己使用的语言选择。
vivado生成modelsim联合仿真库报错解决方法
weixin_43462344的博客
07-16 2388
1、如果报的错误很多，有可能是vivado和modelsim的版本不匹配，这个可以通过xilinx官方文档ug973查看，通过选择不同版本文档查看不同vivado版本支持的modelsim仿真。首先要把对应的modelsim.ini文件中的VoptFlow参数置为1，再次生成仿真库，如果还不行可以用everything搜一下modelsim.ini，把不在modelsim安装文件夹下的modelsim.ini都删除，这样应该就好了。我在使用中就遇到这两个问题，写出来让大家避坑。
vivado和modelsim联合仿真
m0_50793313的博客
01-15 6974
Language可以选择VHDL、verilog或者两者都编译出来，Compile Xilinx IP则是对所有的IP核都生成仿真库，但有时候仿真的都是自己写的代码，不涉及IP核的话，也可以不编译。建议现在vivado上进行综合，检测语法错误，然后点击simulation->Run Simulation->Run Behavioral Simulation即可自动弹出modelsim，如果不能自动弹出可以检查是否已经将modelsim加入环境变量。当你编译仿真库时，vivado会有提示的。
vivado与modelsim联调
m0_48786549的博客
09-21 557
本次联调使用的是vivado2020.2与modelsim2020.4,也可以联调成功，相关配置如下链接：如若安装低版本modelsim,先卸载，在安装高版本modelsim。如若进度条卡住，则根据Tcl Consode的报错信息，进行修改代码，此类问题往往是因为代码错误造成的。以上操作无误后，则会自动弹开modelsim.如若 modelsim的控制台出现模型布置失败，如下图所示，一般问题出现在上方的蓝色报错或警告，修改完成后便可继续仿真。
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vivado 2018.2 与 modelsim 的联合仿真 Vivado 2018.2 是 Xilinx 推出的 FPGA 设计工具，提供了强大的设计和仿真功能。然而，在使用 Vivado 2018.2 时，用户可能会发现其自带的仿真工具速度较慢。为了提高仿真速度...
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[USF-ModelSim-48] Failed to locate 'vsim.exe' executable in the shell environment 'PATH' variable. Please source the settings script included with the installation and retry this operation again.
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