vivado与modelsim联合仿真遇到的问题2

最新推荐文章于 2025-02-28 16:21:51 发布
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#verilog

本文介绍了在使用ModelSim进行仿真时遇到仿真失败的情况及其解决办法。通常错误是由于代码中设置的端口位数不匹配或者声明存在问题。文章提供了一个具体的例子来说明如何定位并修正这些错误。

仿真时常会遇到# Error loading design这样的错误而导致modelsim仿真失败，无波形出现。如下图所示：

 通常情况下是因代码中设置的端口位数不匹配，或声明有问题

如：# ** Fatal: (vsim-3363) ../../../../ofdmtx.srcs/sources_1/new/ifft.v(186): The array length (16) of VHDL port 'm_axis_data_tuser' does not match the width (1) of its Verilog connection (11th connection).

按上面的提示在源代码中找到相应位置改正即可

 

王小丧
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vivado报错（一）vivado与modelsim联合仿真报错
EfunStudy的博客
12-07 2870
根本原因是混合语言库声明顺序不正确。问题可能发生在布尔信号或std_logic_vector信号上，因为VHDL和Verilog之间不存在1:1映射。2.在modelsim命令行使用如下代码，作用是设置Verilog库的优先级高于VHDL。注意：根据问题描述修改位宽是解决不了问题的，因为问题不是位宽不匹配。常见情况是在仿真时选择了混合语言，导致的端口位宽不匹配。1.将混合语言换成单一的语言仿真。根据自己使用的语言选择。
Verilog纠错记录
qq_45835442的博客
05-23 4584
ram Error: (vsim-3033) ipcore_dir/bram.v(122): Instantiation of ‘BLK_MEM_GEN_V7_3’ failed. The design unit was not found. else ** Error: (vlog-13069) D:/00study/net_work/bram_pingpang/try1/bram_ctrl.v(74): near “else”: syntax error, unexpected else. 原 改错后
Vivado 与 ModelSim 联合仿真时出现 Error loading design 情况
weixin_56838558的博客
08-03 1831
【问题分析】程序的端口列表里面定义的输出端口 po_data 直接与 RAM的IP核例化输出端口直接相连，导致出现这个问题；【出现问题】Vivado 与 ModelSim 联合仿真时出现 # Error loading design；2、将RAM的IP核的输出端口与rd_data相连接——>.doutb(rd_data)；3、再将中间接口rd_data与输出端口po_data相连接；【问题背景】控制IP核对RAM进行读写操作；1、定义一个新的中间接口 rd_data；
vivado和modelsim联合仿真，提示giving up waiting on lock，error：verilog compiler exiting解决方法
masherll的博客
04-14 1293
假设你的工程名为pro1，找到“pro1/pro1.sim/sim_1/behav/modelsim/modelsim_lib/msim/xil_defaultlib/_local",删除_local，重新仿真即可
VIVADO 与 Modelsim仿真报错，解决方法Break in file /ip/xilinx/axi_utils_v2_0/hdl/axi_utils_v2_0_vh_rfs.vhd
mojixin123的博客
11-12 978
试了好多办法，重新生成ip核不行，重新编译仿真库还不行，甚至换了台电脑也不行，还是会出现以上错误，编译了好多编译库；最后弄了好久，打开ip核重新改了几个参数，结果可以了。1、 首先点击Reset Output Products重置ip核,然后在点击Generate Output Products生成ip核。4、modelsim与vivado版本不匹配，重新下载modelsim。3、重新生成ip核，或者打开原先ip核，修改一下参数再生成。2、 重新编译仿真库。
vivado与modelsim联合仿真
最新发布
Thousand_drive的博客
02-28 2276
vivado自带的xsim仿真器其实已经可以满足大部分的仿真需求，但是我在进行图像仿真时通过系统函数$fopen(PIC_PATH,“rb”);来打开bmp图像一直报错，返回值-20000，网上找了一圈没有解决，已经排除是路径问题，相同的代码通过modelsim可以正常仿真，但每次都要单独打开modelsim比较麻烦，所以这里记录一下vivado和modelsim联合仿真的步骤。仿真在数字电路设计中是必不可少的工具，它有助于验证设计的功能和性能，发现和纠正错误，优化设计流程，提高设计效率和质量。
vivado与modelsim的联合仿真教程.pdf
08-25
在现代数字电路设计和验证中，使用Vivado与ModelSim进行联合仿真是一种常见且高效的实践。Vivado是由Xilinx推出的一款集成设计环境，广泛应用于FPGA和SoC的设计中，它集成了强大的综合、实现和仿真工具。ModelSim是...
vivado 2018.2与modelsim的联合仿真
08-27
vivado 2018.2 与 modelsim 的联合仿真 Vivado 2018.2 是 Xilinx 推出的 FPGA 设计工具，提供了强大的设计和仿真功能。然而，在使用 Vivado 2018.2 时，用户可能会发现其自带的仿真工具速度较慢。为了提高仿真速度...
VIVADO和MODELSIM联合仿真编译库问题
YQBbee的博客
02-16 3606
初次在VIVADO中使用MODELSIM仿真器，或仿真时由于编译库问题报错，可进行如下步骤，个人经验，源于百度，如有问题，请多多指教。
vivado和modelsim 联合仿真，修改vivado中代码不重启modelsim，进行仿真
weixin_41895751的博客
08-31 1769
在使用modelsim时候，我们往往需要根据仿真情况来修改代码。modelsim 仿真速度高，在做图像处理算法仿真的时候，由于需要加载图片数据，并且需要大量计算，modelsim 的使用加快仿真。在modelsim的编译库里面找到xil_defaultlib ,展开列表。在展开的列表中找到修改的源文件，右击，点击recomplie，进行重新编译。
vivado工程modelsim仿真出现：
YQBbee的博客
08-23 590
add_1 mustbe in range[-1 depth–1]。 在使用fft ip核时出现该错误。将输入数据s_axis_data_data及输入数据有效信号s_axis_data_valid，last，等信号初始化为0，而非蓝色未知态。 修改后ip核正常工作
Vivado 与 Modelsim 联合仿真
christne1225i的专栏
06-06 1万+
1 编译库 vivado 有很多 IP核的接口 已经与 ISE的核 不太一样了，比如fir ，接口就是这样的：  fir_lp fir_lp_ip(     .aclk (sys_clk ),     .aresetn (!module_rst ),     .s_axis_data_tvalid (flt_nd ),     .s_axis_data_tready
FPGA篇（十一）modelsim命令行仿真提示“vsim 不是内部或外部命令，也不是可运行的程序或批处理文件”的解决办法 （转）
Nemo的博客
01-13 2519
安装完modelsim后，用过命令行模式仿真，如“vsim -c -do run.do”，开始时是可以的。 后来偶然再用该仿真方式，发现命令行提示“vsim 不是内部或外部命令，也不是可运行的程序或批处理文件”。在网上搜索了一下，是由于环境变量PATH的值（即modelsim的安装路径：C:\modeltech_10.2c\win64）不见了。 将环境变量PATH的值添加一个C:\modelt...
vivado生成modelsim联合仿真库报错解决方法
weixin_43462344的博客
07-16 2747
1、如果报的错误很多，有可能是vivado和modelsim的版本不匹配，这个可以通过xilinx官方文档ug973查看，通过选择不同版本文档查看不同vivado版本支持的modelsim仿真。首先要把对应的modelsim.ini文件中的VoptFlow参数置为1，再次生成仿真库，如果还不行可以用everything搜一下modelsim.ini，把不在modelsim安装文件夹下的modelsim.ini都删除，这样应该就好了。我在使用中就遇到这两个问题，写出来让大家避坑。
使用vivado 报错：ERROR: [USF-ModelSim-70] ‘compile‘ step failed with error while compile.bat‘ script
mojixin123的博客
10-27 1237
这可能是由于modelsim没有破解成功，license生成错误。具体modelsim安装可以看。
FPGA中modelsim仿真出错（ Error: (vsim-3601) Iteration limit reached at time 55445 ns.）
热门推荐
u013457088的专栏
05-26 3万+
有时候在用modelsim做仿真的时候，会出现这个错误：Error:(vsim-3601) Iteration limit reached at time 55445 ns. 翻译一下，就是，在55445ns的时候，超出了迭代的限制。一般modelsim的迭代限制为5000次。 可以看到，默认的设置为5000次 一般认为出现这种错误，是因为在代码里面出现了回环，通常是组合
Vivado和modelsim联合仿真出现问题
weixin_43606771的博客
05-19 7388
出现以下提示： User Exception: The file specified with the MODELSIM environment variable does not exist! Please set this variable to an existing modelsim.ini file location. 原因：环境变量没有设置 解决： 1.添加用户环境变量 2.环境变量名：MODELSIM，环境变量的值为：modelsim安装路径下modelsin.ini文件，如D:\modelt
vivado仿真遇到的问题
yangfan4848的博客
12-18 3629
Vivado仿真包含DDR的工程，还没到设置时间就停止仿真 查看工程界面下面的Tcl console信息栏发现有报错 ERROR:Memory overflow. Write to Address 008000 with Data xxxxxxxxxxxxxxxx0004000500060007 will be lost. You must increase the MEM_BITS parameter or define MAX_MEM. 报错原因： 这个表示DDR memory行为级模型出现溢出，也就是
Modelsim Error(vsim-3033)：Instantiation of ‘fifo_generator_v13_2_3‘ failed. The design unit was not
read_book_con的博客
05-23 2230
vivado与modelsim联合仿真时无法顺利完成，出现报错 **Error(vsim-3033)**：../bd/system/ip/system_fifo_generator_0_0/sim/system_fifo_generator_0_0.v(291): Instantiation of 'fifo_generator_v13_2_3' failed.The design unit was not found.
Vivado与ModelSim联合仿真教程：设置与常见问题
"该文档详细阐述了如何在Vivado环境下与Modelsim进行联合仿真，以及如何解决在仿真过程中遇到的问题。" 在FPGA设计中，联合仿真是一种常用的方法，它能够结合Vivado的强大设计环境和Modelsim的优秀仿真功能。...
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