RTL仿真验证

最新推荐文章于 2025-03-22 16:00:23 发布

打工仔1111

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分类专栏： RISC-V处理器设计文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/DimplesLee/article/details/128068080

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这篇博客介绍了在Verilog中编写testbench时的两个关键步骤：一是利用$readmemh函数读取指令文件到ROM模块，以便处理器在仿真时执行；二是使用$dumpfile和$dumpvars将仿真波形输出到.vcd文件，便于使用gtkwave等工具查看。这有助于理解和调试RISC-V处理器的仿真过程。

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注意：个人学习笔记，后续会进行修改完善，目前还在初步学习阶段。参考gitee上《从零开始写RISC-V处理器》。

在写testbench文件时，有两点需要注意的，第一点就是在testbench文件里加上读指令文件的操作：

initial begin
    $readmemh ("inst.data", tinyriscv_soc_top_0.u_rom._rom);
//inst.data文件读入到rom模块里，inst.data里面的内容就是一条条指令，这样处理器开始执行时就可以从rom里取到指令
end

第二点就是，在仿真期间将仿真波形dump出到某一个文件里：

initial begin
    $dumpfile("tinyriscv_soc_tb.vcd");
    $dumpvars(0, tinyriscv_soc_tb);
//这样仿真波形就会被dump出到tinyriscv_soc_tb.vcd文件，使用gtkwave工具就可以查看波形了
end

除此之外还可以用Verilog自带的DVE进行波形查看，等后续再补相关操作