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原创 TinyRISC-V处理器设计 ch1 Introduction
注意:纯属个人学习笔记,初学者,后续会进行完善修改,参考gitee上《从零开始写RISC-V处理器》。
2022-11-25 21:07:11
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原创 UVM Primer Ch3 SystemVerilog Interfaces and Bus Functional Models
我们迈向UVM的第一步是使用SystemVerilog接口模块化我们的Testbench。
2022-11-25 16:59:01
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原创 UVM Primer Ch2 A Conventional Testbench for the TinyALU
这一章将从传统的SystemVerilog测试台开始,搭建一个简单的Testbench。
2022-11-24 16:14:19
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空空如也
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