ZYNQ PS时钟PL使用的问题

原创 于 2025-07-09 11:29:49 发布 · 248 阅读 · 0 ·
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#fpga开发

1、最近我在使用PL搭建RGMII 的工程的时候，打算使用PS引出的时钟的时候发现了PS的参考时钟为33.33333Mhz但是通过锁相环出来的100Mhz时钟实际只有：99.99999Mhz

以及需要的125Mhz实际只能到：124.998750Mhz

: [BD 41-238] Port/Pin property FREQ_HZ does not match between /axi_ethernet_0/gtx_clk(125000000) and /axi_ethernet_0_refclk/clk_out2(124998750)

2、当前我的解决办法是使用FPGA自己的系统时钟：

至于为什么没办法输出整数时钟可能还需要去查看PLL 锁相环的设计

Xilinx MIG IP核app_wdf_rdy信号一直为低
m0_46498597的博客
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采用这块开发板开发ad9361,但实际上ad9361是采用PL资源，却没有PL端系统时钟。很多人没有接触过PS端，但是可能购买板卡没PLl端的系统时钟或者系统复位，然后只能采用模块产生的时钟或者复位。写这个目的也是自己折腾了一天，很长时间没有接触PS端的东西，加深印象。网上资料都不全不详细，这里花点免费为大家公开减少时间浪费。告知：我这里只是调用PL时钟，里面代码无法透露，然后下面我提供了一个购买的ZYNQ7020搭建了例程。
zynq更换ps的输入时钟频率
fzktongyong的博客
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一般使用的zynq的ps时钟为33.333333MHz，如下图： 但有时候也会遇到其他频率的，如下图： 虽然不知道为啥要换来换去，但是人家设计没毛病啊，官方要求只要在30M~60M之间都行，如下图： 既然如此，就得修改吧。 在uboot中，主要修改设备树有两个地方，cpu的修改完全是因为ps-clk被修改，因为锁相环是倍频再分频，不一定能达到33M的主频。 修改完成后编译uboot，烧录再启动，发现串口全是乱码，把fsbl的打印打开，发现是正常的，所以肯定是uboot...
PYNQ 框架 - 时钟系统 + pl_clk 时钟输出不准确问题
hi94的博客
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介绍 PYNQ 的时钟驱动框架。使用 PYNQ 加载 bit 后，发现 PL_CLK 的输出值不准确。Vivado IDE 中，ZU 时钟输出 DIV2 似乎并未生效。通过 PYNQ Clocks 类，可以动态调节 PL_CLK 输出。
黑金AX7Z100 FPGA开发板移植LWIP库（二）PL端
trigpoplar的博客
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前言 上一篇博文中实验了PS端移植LwIP库的演示程序。本篇接下来基于Vivado17.4整理比较详细的PL端移植过程。 一、Vivado 工程建立 1、新建一个空工程，名称为net_lwip_pl。 2、FPGA芯片选择xc7z100ffg900-2。 二、配置PS&PL系统硬件 1、工程建好以后，接下来要配置PS与PL两端的系统硬件，这样我们可以借助串口和APU核通过PL端连接的网络IP接通网络。首先单击左侧导航栏的Create Block Design建立图形文件取名top，单击OK。
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m0_46498597的博客
12-20 1230
1.1 ZYNQ PS端输出无效时钟供PL使用 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）ZYNQ PS端输出无效时钟供PL使用； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展
基于ZYNQ的PL端扩展SGMII网口（PS控制）调试经验.pdf
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ZYNQ芯片的PS（Processor System）端原生支持GMII或RGMII接口，但为了使用SGMII接口，需要通过EMIO将GMII接口映射到PL（Programmable Logic）端。在PL端，利用IP核将GMII转换为SGMII，再通过高速接口GTX与外部PHY...
zynqpl端时钟_第十一章 ZYNQ-MIZ701 PS读写PL端BRAM
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本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享，通过zynq PS端的Master GP0端口向BRAM写数据，然后再通过PS端的Mater GP1把数据读出来，将结果打印输出到串口终端显示。涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用。本系列文章尽可能的让每一个实验都相对独立，过程尽可能保证完整性，保证...
ZYNQ中 PL 使用 PS 端晶振实现流水灯
飞多学堂的博客
09-29 691
上图中 MIO 的序号是 [15:0] [53:16]， 也就是一共有 54 个 IO。存储容量：128M*16=2048M bit = 2Gbit = 256M byte。其中的 FCLK_CLK0 是默认的 PS 给到 PL 的时钟。把自己的模块转换成 Block Design中的模块。型号是: EM6GD16EWKG-12H.可以看到默认是50M, 我们就不改了.然后一路 Next 就可以了。把自己的模块打包成 IP 核。1 设置 DDR3 的型号。其余的采用默认设置即可.
ZYNQ PS端输出无效时钟供PL使用 FPGA
持续更新
08-03 705
然而，在一些特殊的应用场景中，有时需要在PL端使用比PS端更高的时钟频率，因此就需要实现PS端输出无效时钟供PL使用。随着FPGA技术的不断发展，越来越多的应用场景需要使用ZYNQ PS端输出无效时钟供PL使用。通过充分利用ZYNQ SoC架构的特点和功能，可以实现可靠且高效的时钟信号传输，从而满足各种复杂的应用需求。在上述代码中，首先需要启用ZYNQ PS端时钟，并将要使用的PL IP核指定为使用PS端无效时钟。需要注意的是，输出无效时钟信号并不是一种通用的方案，其适用范围受到一定的限制。
ZYNQ：vivado系统搭建常见问题
jpyjpy123的博客
01-29 3451
在实现CAN功能过程中出现的问题。
ZYNQ设计中关于时钟设计错误问题
gurenxin1562的博客
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所以我们还需要再理解一下手册与原理。之前打开器件手册发现差分晶振有这么几种信号类型。查找关于这几类信号的知识，原文链接如下：差分晶振_LVDS/LVPECL/HCSL/CML模式-优快云博客(77 封私信 / 80 条消息) 什么是PECL电平 - 知乎 (zhihu.com)我就不全复制过来了，里面有解释关于差分晶振与PECL电平的详细内容，方便我们日后查看。
ZYNQ----------PS端入门(一)
weixin_48080038的博客
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然后保存，并生成bd,编译并launch到sdk，sdk自动创建一个项目，在此项目新建一个applatcion工程，选helloworld，此helloworld就为串口打印，将PL和PS分别在线烧写到芯片里，打开串口软件就可以看到Hello World的打印了。由此上介绍可知，此例程PL不需要PS的时钟（因为PL有自己的时钟晶振），所以取消掉FCLK_CLKx以及对应的复位信号FCLK_RESETx_N(在PS-PL Configuration选项卡中，并且要选择一路AXI作为传输接口)
ZYNQ学习笔记PS部分【基本介绍】
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基于Zynq的嵌入式开发流程 Xilinx Zynq SoC 是集成了FPGA和硬核处理器的特殊SoC，它与一般FPGA的最大不同就是自带了一个ARM Cortex-A系列硬核，根据型号不同从A9到A53都有，对于ZYNQ7020来说，它集成了一块ARM Cortex-A9双核处理器，性能足够运行Linux 下图为Zynq-7000系列SoC的系统框图 [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-XeW9ZPn5-1619839454604)(C:\Users\NH55\A
xilinx zynq7000系列 sdio时钟超频详解
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zynq7000系列SDIO如何提高频率
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### 配置Zynq PS以提供PL时钟的方法 在Zynq器件中，PS（Processor System）向PL（Programmable Logic）提供了多个时钟信号。为了确保这些时钟能够正确地驱动PL中的逻辑电路并满足特定的设计需求，必须合理配置PS端的时钟设置。 #### 使用Xilinx Vivado工具进行配置 1. **创建项目** 打开Vivado集成开发环境，并新建一个工程文件用于设计基于Zynq平台的应用程序。选择合适的板级支持包(BSP)，这有助于简化后续硬件描述过程[^2]。 2. **导入IP核** 利用预构建好的IP(Intellectual Property)库来快速搭建系统架构。特别是对于时钟管理部分，可以查找名为`processing_system7`的IP实例，该组件代表了整个PS子系统的模型化表示形式。双击此IP打开其参数编辑界面，在这里可以看到有关于FCLK出口的相关选项[^1]。 3. **设定FCLK属性** `processing_system7` IP允许用户自定义四个独立输出至PL域内的固定频率时钟(Fixed Clocks, FCLK)。具体操作如下： - 进入`Clock Configuration`页面； - 对应每一个FCLK出口(`FCLK_CLK0`, `FCLK_CLK1`, ...)分别指定所需的频率值； - 如果需要的话还可以启用动态重配置模式(Dynamic Reconfiguration Port, DRP)，以便运行期间改变某些时钟速率而不必重启整个设备。 4. **应用约束条件** 当涉及到多路异步工作的时钟路径时，则需进一步施加额外的时间关系限定——即所谓的“时钟组”(Clock Groups)概念。通过编写TCL脚本或者直接修改`.xdc`格式的物理综合指导文档(XDC), 可以为每一对关联紧密却彼此间不存在同步机制保障的时钟建立隔离措施，防止潜在的竞争冒险现象发生。 ```tcl # Example of setting up clock groups in XDC file set_property PACKAGE_PIN V18 [get_ports clk_in1] create_clock -name sys_clk -period 10.00 [get_pins processing_sys_7_0/FCLK_CLK0] # Define asynchronous relationship between two clocks set_false_path -from [get_clocks {sys_clk}] -to [get_clocks {another_clk}] ``` 5. **验证与时序分析** 完成上述步骤之后，利用Vivado内置的各种调试辅助手段如Timing Analyzer来进行全面深入的静态时序检验(STA)，从而保证所生成的网表既符合预期的功能规格又能达到最佳性能表现水平。
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