VIVADO ZYNQ 7045 bit压缩

引用：Xilinx FPGA——Vivado生成bit文件时需要添加的约束_edit device properties vivado-优快云博客

压缩办法ZYNQ 系类添加如下代码：

set_property CFGBVS VCCO [current_design]
set_property CONFIG_VOLTAGE 3.3 [current_design]
set_property BITSTREAM.GENERAL.COMPRESS true [current_design]

需要注意相关参数的设置，可以去看我贴出来的连接。

压缩前：

压缩后：

PS：图形画面的压缩方法如下

1、打开综合实现

2、再去点击：Tools-> Edit Device Properties，不然tools里面不会有对应的选项，而且原博主也标注了该部分。