VIVADO出现：[Common 17-69] Command failed: Unable to run synthesis. No HDL sources found in project错误解决

VIVADO编译报错：无HDL源文件的解决办法
原创 于 2025-07-09 11:17:26 发布 · 624 阅读 · 2 ·
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#fpga开发

最近在编译工程的时候出现了：[Common 17-69] Command failed: Unable to run synthesis. No HDL sources found in project错误。

错误原因：是我在之前的工程是在没有更新License前搭建的，但是搭建了该工程后没有对工程进行rest。

解决办法：

对bd工程进行RESET 后重新生成HDL文件即可：

【持续更新】学习FPGA时遇到的报错
AliceWu1998的博客
09-19 2033
1. 新建 “.mif” 文档时，报错：初始化时，没有.mif文件，generate output products之后才生成 “.mif”文件。再者直接编辑 “.mif” 文件，再综合实现生成bit文件，通过sdk读取 rom 中的数据与编辑后的.mif文件中的内容一致。【解决方式】先不新建 .mif 文件，执行。
FPGA学习之路——遇到的问题及解决办法（持续更新）
weixin_42621475的博客
01-31 5329
1、 问题：使用vivado 2018.3对开发的例程进行仿真时出现问题：**ERROR [Common 17-69] Command failed. Simulation for PR Flow is not supported.**如下图所示： 分析及解决：这个问题主要是PR（Partial Reconfiguration，局部重配置）流不支持仿真，其中，PR的相关知识请参考该篇文章：谈谈赛灵思的局部重配置技术。Vivado设置当前工程为PR模式的一个标志是在Flow Navigation->P
[Common 17-69] Command failed: Vivado Synthesis failed
jingjiankai5228的博客
11-14 9341
遇到这种不报具体错误的错误，可以通过查询LOG文件，可能是因为license的原因导致编译失败
Vivado编译报错：[Common 17-69] Command failed: No IP specified. Please specify IP with ‘objects‘
qq_43054364的博客
11-22 4873
[Common 17-69] Command failed: No IP specified. Please specify IP with 'objects'
vivado编译报错记录
Electronic-S
12-09 8116
此篇文章是我在使用Vivado编写Verilog时遇到的编译报错记录，并附带参考解决方案，持续更新~
[Common 17-69] Command failed: Cannot extract ‘d:mem_init_files/memory_initial.coe‘ to itself‘.
m0_70096539的博客
03-20 2207
解决Vivado 2023.2使用ram ip核时遇到.coe文件无法加载的问题。
[Common 17-69] Command failed: This design contains one or more cells for which bitstream -12
wind
07-12 2万+
查了一下网站，这个问题应该是 axi_ethernet_0/inst/mac/inst/tri_mode_ethernet_mac_i。，到邮箱里下载lic,然后在license manager 里面重现加载lic.这个IP没有授权，可以综合，但是不能生成bit 文件。重新设置后，发现还是不能生成bit ,仔细。检查license状态，一看，发现过期了。创作时间：2021-07-12。重新设置license。
[error] Vivado代码仿真时错误提示：ERROR: [Common 17-39] ‘launch_simulation‘ failed due to earlier errors.
ARM_qiao的博客
05-17 2万+
Verilog代码编写非语法错误定位
ug902-vivado-high-level-synthesis（中文）.pdf
08-09
ug902-vivado-high-level-synthesis（中文）、HLS学习必备开发文档
ug871-vivado-high-level-synthesis-tutorial.pdf
06-12
UG871 - Vivado Design Suite Tutorial: High-Level Synthesis (v2019.1)，UG871文档最新版本，适用于vivado 2017以及之后的版本
ug901-vivado-synthesis.pdf
05-27
《Vivado综合用户指南》（UG901-v2020.2）是Xilinx公司发布的关于Vivado综合设计套件的官方文档，提供了关于最新版本Vivado 2020.2的综合过程的详细指导。本指南不仅涉及了综合的基本概念、方法和步骤，还深入探讨了...
[Common 17-69] Command failed: boost::filesystem::remove: 另一个程序正在使用此文件，进程无法访问。: “E:/FPGA_project/prj
fpga_freshbird的博客
10-18 1051
如果你的vivado使用的是第三方的编辑器，比如vscode，在用vivado自带的仿真器进行仿真时，后台打开了vscode等第三方编辑器，就会报这样的错。解决办法，关掉后台第三方编辑器！
vivado软件export hardware 时报错[common 17-69]command failed:the current design is not impelent.
WJLHW的博客
10-08 2017
[common 17-69] not impelent.
vitis 报错（1）[Common 17-69] Command failed: ERROR
EfunStudy的博客
03-31 4838
只是简单的配置了zynq并添加了spi接口，bd验证以及bitstream生成都没有问题，包含bitstream导出hardware时出现如图报错。看了Xilinx论坛的帖子，也有包含ila时或者其他情况会出现该报错的，有其他解决办法，但重新打开工程最直接有效。
[Common 17-69] Command failed: This design contains one or more cells for which bitstream generation
OpenFPGA的博客
12-22 1万+
Vivado 在编译的时候会报错，完整的错误信息如下： [Common 17-69] Command failed: This design contains one or more cells for which bitstream generation is not permitted: tri_mode_ethernet_mac_i/inst/tri_mode_ethernet_mac_0...
Vivido synthesis failed(synth_design ERROR)问题的解决
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01-03 4万+
最近使用Vivado编写CPU遇到了synthesis failed(synth_design ERROR)问题，但是Message里面居然没有ERROR信息，只有一些warnings。而且综合的时间特别长，相较于平时的综合时间大概多了2、3倍。         我用了两天时间钻研这个问题都没有解决。期间，我检查了多次都没有发现模块或者顶层文件出现问题，感到非常郁闷。         本来我以
使用vivado出现的常见错误
qq_61648136的博客
03-19 8789
就是我自己添加的，实际什么作用都没有起到，但是可以排除这个错误，保证最后的正常运行，这也是我百度的，具体为什么非得添加一个这个output才可以正常我也没有深究。将文件保存到和.xdc同目录下，然后在Project manager——Settings中设置如下，重新编译即可。这个问题是由于顶层文件没有输出接口信号导致的，只需要添加一个测试接口信号，就可以消除报错。一般打开和你自己电脑安装的不是同一个版本的工程时，会出现以下错误。这个直接在vivado中选择正确的板子型号就好。
VIVADO "create and package new IP" 添加新HDL文件路径设置问题
zkf0100007的博客
10-04 3194
在VIVADO中点击Tools→Create and Package IP，生成一个叫myip的IP，如果我在里面例化了一个名为dummy 的模块 // Add user logic here dummy dummy (.clk(s00_axi_aclk)); // User logic ends 然后，新建dummy.v文件，路径如果选择默认的话，VIVADO后续会提示找不到该文件，而且再次...
[Common 17-69] Command failed: Unable to run synthesis. No HDL sources found in project
最新发布
04-02
<think>嗯，用户遇到了Vivado项目中的合成失败问题，错误是Common 17-69，提示项目中没有HDL源文件。我需要先弄清楚这个错误的具体原因。首先，Vivado在合成时找不到HDL文件，可能是因为文件没有被正确添加到项目中，或者文件路径有问题，还有可能文件类型不支持。 我应该先检查用户是否真的添加了源文件到项目中。有时候用户可能只是把文件放在项目目录里，但没有通过Vivado的添加源文件流程，这样Vivado就不会识别这些文件。需要指导用户使用“Add Sources”功能，并确认文件出现在“Sources”窗口的“Design Sources”下。 接下来，文件类型是否正确？Vivado支持的HDL包括VHDL、Verilog、SystemVerilog，还有可能是一些约束文件。如果用户不小心添加了非HDL文件，比如测试文件或其他文档，Vivado在合成时就会忽略它们，导致错误。需要提醒用户检查文件类型和内容是否有误。 然后是文件路径的问题。如果源文件被移动或删除，项目中的引用就会失效。这时候需要重新添加文件或者更新文件路径。建议用户检查文件路径是否有空格或特殊字符，这些有时候会导致问题。 还有可能是顶层模块设置不正确。如果用户没有指定顶层模块，或者指定的模块不存在，Vivado就无法开始合成。需要让用户确认在“Sources”窗口中右键设置了正确的顶层模块，并且模块名与实际文件名一致。 另外，项目配置也不能忽略。比如，合成设置是否选择了正确的合成策略，或者是否误用了第三方工具。这时候可以建议用户创建一个新项目，重新添加源文件，测试是否是项目配置的问题。 最后，如果以上步骤都正确，可能需要查看日志文件中的详细信息，找出具体的错误原因。用户可能忽略了一些警告信息，这些可能指向更深层次的问题。 在回答时，要结构清晰，分步骤说明解决方法，并生成相关问题帮助用户进一步排查。同时，确保使用正确的中文表达，避免技术术语错误，让用户容易理解。</think>### 关于Vivado合成失败问题（Common 17-69）的解决方案 #### 问题原因分析 当Vivado报告"Common 17-69: Synthesis failed - no HDL sources in project"时，表明工具未检测到有效的HDL源文件。可能原因包括： 1. HDL文件未正确添加到项目 2. 文件路径包含特殊字符或空格 3. 顶层模块未正确定义 4. 文件类型未被识别（如误将测试文件作为设计文件） #### 分步解决方案 1. **验证文件添加状态** - 在Vivado左侧导航栏选择**Sources**窗口 - 确认`Design Sources`下存在`.v`（Verilog）或`.vhd`（VHDL）文件 - *示例错误现象*：若此处为空，说明未添加源文件 2. **重新添加HDL文件** ```tcl # 通过Tcl控制台添加（示例） add_files -norecurse {./src/top_module.v} ``` - 使用GUI操作：`Flow Navigator > Add Sources > Add or create design sources` 3. **检查文件属性** - 右键点击源文件选择`Set as Top` - 确认文件未被标记为`Simulation Only` - 验证文件语法：`Tools > Run Tcl Script > check_syntax.tcl` 4. **路径规范检查** - 确保路径不包含中文、空格或特殊符号（如`@#$%^&`） - 推荐使用纯英文路径：`D:/Vivado_Projects/my_design` 5. **项目配置验证** - 新建测试项目对比验证 - 检查`Settings > Project Settings > Target Language`与文件类型匹配 #### 典型修复案例 某用户将文件存放在`C:/My Project#1/`路径下，因包含空格和`#`符号导致文件加载失败。修改为`C:/Vivado/Project1/`后成功合成[^2]。
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