(5)SPI应用设计及仿真验证3 —— 验证代码实现

本文详细介绍了SPI Master和Slave的Verilog代码验证过程,包括Testbench的各个组成部分,如端口声明、时钟生成、数据驱动、检测模块等。通过一系列问题探讨了代码中的关键点,如延迟、信号同步以及数据采样时刻的选择,深入解析了SPI通信中cmd_valid和cmd_ready的作用,以及read_valid和clk边缘触发的判断时机。

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(三)验证代码
        设计完Master端和Slave端的代码之后,我们需要对功能块进行验证,检查是否能正常工作。Testbanch的设计主要分为几个主要部分:
        ① 声明端口类型(模块的输入输出变量);
        ② 生成时钟,根据你设定的来,这里我们采用的是200Mhz的clk,所以一个周期为5ns,则每经过2.5ns就要进行一次数值反转;
        ③  生成驱动(给数据),先reset初值然后再给值,这里需要定义一些task,从而来生成所需格式的数值;
        ④ 定义task,这个在uart中也是有的;
        ⑤ 定义检测模块,判断读到的read_data和输入的值是否一致,从而判断SPI整体的设计是否OK;
        ⑥ 实例化master和slave

1)代码实现

module test;
    reg        clk_200mhz;
    reg        rstn;
    reg[11:0]  cmd_in;
    reg        cmd_valid;
    wire       cmd_ready;
    wire       sclk,csn,mosi,mis
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