学海无涯，回头是岸........

寄存器一般是边沿触发的触发器，电路里叫register，而触发器就是楼上所说的各种逻辑门构成的包含电平触发和边沿触发的两种，而锁存器则是电平触发的。所以一般说来，我们只叫寄存器和锁存器两种，在时序电路中寄存器的作用就是只在时钟的边沿有效传输data（setup time和hold time满足），而锁存器则在有效电平器件都可以传输data寄存器:register，由时钟沿触发的，一般是主从的,

Verilog 與 C 語言的運算子大同小異，例如：C = A + B ; A = A + 1;　 但是在加法中Verilog沒有遞增、遞減運算子 例如：for( i =0 ; i ←此在C是正確 不過在Verilog沒有 i++ (亦無 i += 1)的運算， 需以 i = i + 1 表示。　 在判斷式：if,else，在

组合逻辑电路——电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。 时序逻辑电路——任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。 触发器的初始状态应由复位信号来设置，复位信号对触发器复位的操作不同，使其可以分为同步复位和非同步复位两种。所谓同步复位，就是当复位信号

 不用的管脚如何处理？   答：不用的全局信号和专用输入管脚，应接地，如：Global clk，Global clear，Ded input.其他不用的管脚一般悬空。Maxplus2中的报告文件（*.rpt）详细说明了管脚的接法。如不用的管脚与外电路相连，为保证不影响外电路，应将此管脚定义为输入脚，但不接逻辑。 EPM7000S的几个全局输入脚GCLK1、OE2 (GCLK2)

PROCESS 语句结构包含了一个代表着设计实体中部分逻辑行为的独立的顺序语句描述的进程 进程内部是顺序执行的，进程之间是并行运行的；VHDL中的所有并行语句都可以理解为特殊的进程，只是不以 Process结构出现，其输入信号和判断信号就是隐含的敏感表 需要注意的是在VHDL 中所谓顺序仅仅是指语句按序执行上的顺序性但这并不意味着PROCESS 语句结构所对应的硬件逻辑行为也具有相

（1）一个进程中不允许出现两个时钟沿触发，（Xilinx公司CoolRunner系列CPLD支持单个时双钟的双触发沿除外）（2）对同一信号赋值的语句应出现在单个进程内，不要在时钟沿之后加上elsif，else语句，如if clk’event and clk=’1’ then - else … 的结构，现有综合工具支持不了这种特殊的触发器结构 (3)不能在两个以上的进程内对同

1. 我原来有一个74系列设计的电路，工作很正常，为什么原封不动集成到PLD中以后 却不能正常工作，是芯片有问题吗？ 这是一个非常有代表性的问题。设计PLD/FPGA内部电路与设计74的分立电路是有区别 的。这个问题是由于电路中的毛刺造成的。电路布线长短不同造成延时不一致，有竞 争冒险，会产生毛刺。分立元件之间存在分布电容和电感可以滤掉这些毛刺，所以用 分立元件设计电路时，很少考虑竞争冒险和毛刺问

 锁存器.触发器.寄存器触发器：flipflop，锁存器：latch，寄存器：register锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运

进程语句中有一个敏感信号表，这是进程赖以启动的敏感表。对十表中列出的任何信号的改变，都将启动进程，执行进程内相应顺序语句。进程有组合进程和时序进程两种类型，组合进程只产生组合电路，时序进程产生时序和相配合的组合电路，这两种类型的进程设计必须密切注息VHDL语句应用的特殊方ICI，这在多进程的状态机的设计中，各进程有明确分土。设计中，需要特别注息的是，组合进程中所有输入信号，包括赋值符号右边的所

一、            变量1．变量是对暂时数据进行局部存储的。2．变量的说明和赋值只能在顺序部分进行，即只能在进程、过程或函数中进行。3．变量的赋值具有立即性，不包含延时信息，更像高级语言。4．如果需要将变量的值用于进程之外，只要将变量的值赋予相同类型的信号即可。二、            信号1．有一定的延时性。2．进程只对信号敏感，不对变量敏感

在MAXPLUSII中，存盘文件名应与设计的实体名相同。 条件判断相等用 “=” 而不是“==”条件判断不等用 “/=” 而不是“！=”‘event是一种信号属性，表示当‘前面的信号发生改变时 如 clk’event表示当CLK发生改变时，这种改变可能是时钟由高变低，可能是时钟由低变高，看你后面怎么写了！  if(clkevent and clk=1)then 上升沿  if

入门以后可以学习Xilinx的ISE，Altera的QuartusII学习CPLD初学者,建议选用LATTICE,这家公司在此方面有优势主流还是Altera和Xilinx，毕竟是最大的两家PLD公司（Cyclone    Spartan） PLD,CPLD,FPGA有何不同?不同厂家的叫法不尽相同，   PLD(Programmable Logic Device)是可编程逻辑器件的总称