PS通过AXI-lite读取PL端数据

最新推荐文章于 2025-05-28 22:17:45 发布
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分类专栏： zynq7000_IP_Core fpga
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本文链接：https://blog.youkuaiyun.com/zhangduojia/article/details/80491555
本文介绍AXI-lite总线IP的设计流程，包括创建并编译IP、配置ZYNQ系统、生成及导出比特文件等步骤，并强调了PS与PL端不可同时写同一寄存器的原则。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1，创建AXI-lite总线的IP，并加上自己的逻辑，

    注意：一定要编译（保证ip无逻辑和功能错误）；同一个reg不能在多个always中驱动；所以如果是PS读PL的reg，那么总线就不能写该reg，如果一定要写，写到其他reg；若果是PS写PL的reg，那么按道理（没试），PL端不可以写该reg。反正就是同一个reg，PS和PL端不能同时写！！！

2，新建工程，BD工程；加载刚生成的ip（首先要加载好路径）；再加载好zynqsystem-IP，zynq system的设置：

              bank0:3v3            bank1:1v8            DDR：            clk_PS：            PLL（PS给PL的时钟）：

自动连线，generate output product；create HDL wrapper；产生bit；export（选中bit）；lunch SDK；

3，在SDK中找到外设的地址，直接操作。


注：1、若果要用PS端的串口（或者其他MIO接口），要在zynq——system——ip（BD工程）中勾选相应的引脚。

ZYNQ开发系列——使用AXI4LITE接口进行PS和PL交互
gzy0506的博客
04-04 8577
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 ZYNQ开发系列——使用AXI4LITE接口进行PS和PL交互前言PS端AXI接口AXI4LITE slave模块的设计 前言 前面我们讲到使用AXI4LITE来作为总线接口来实现PS和PL的交互。同时我们为了支持《从零开始研发GPS接收机连载系列》博文的内容，将PS端的内容与我的ZYNQ7030+AD9363硬件平台进行同步。 PS端AXI接口 在ZYNQ7030+AD9363平台中，PS端也是规划为使用AXI4LITE总线与PL进行.
zynq7020开发记录(持续更新)--PS和PL间的数据交互(2)
Vanau的博客
01-13 1614
上一篇博客采用了直接操作寄存器的方式，本博客采用外部开源库的方法。该方法在很多博客当中都有介绍，如下参考链接，这里重点说一下使用这个方法过程中要注意的点。 采用AXI-DMA 开源库实现 参考：https://blog.youkuaiyun.com/sements/article/details/90230188 https://blog.youkuaiyun.com/baidu_15814023/article/details/105650711 下载这个仓库文件后，移动到xilinx_axidma-master源码目录，编译驱
Pynq_Z2利用AXI_Lite从PS端读取PL端的数据
qq_42263796的博客
10-11 2994
1. 软件平台 vivado2019.1 2. 硬件平台 PYNQ_Z2 3. 具体实现流程 能需要做这一步，证明对vivado和IP核的自定义已经比较熟悉，如果没有可以看这。自定义IP核流程 操作蛮挺简单的 ，但是我一开始也踏了好多坑。 首先，编辑一个数据生成器。（第一次操作建议使用一个固定的值，比如：reg [15:0]data_out = 4095;这样可以避免很多问题） ...
ZYNQ-PS与PL交互(AXI_LITE)
weixin_46046124的博客
03-03 1119
两种设计，一种由PS通过AXI_LITE将数据放入PL端的BRAM中，但后读出。另外一种PS端通过AXI_LITE将数据直接写入到PL端。
PL端和PS端交互方式总结
m0_74409582的博客
05-28 1019
这些交互方式并非完全独立，只是编者以便于自己理解的方式进行了简单的分类。编者大学在读，水平有限，若有问题，欢迎各位读者讨论指正。
基于AXI-Lite实现PS-PL通信
DoReM12的博客
09-29 1013
zynq实验，通过AXI-Lite实现PS与PL区之间的简单读写功能，其中PS端作为主机，PL端作为从机。PS向PL发送控制指令，以控制PS区LED呼吸灯的频率，利用PL的按键，PS读取从PL端的数据
【ZYNQ】PS和PL数据交互丨AXI总线（主机模块RTL代码实现）
电子德彪西的博客
04-18 7197
AXI总线是ARM公司提出的片内高速总线协议，具有读写通道分离、高带宽、高可靠性、底延迟等特点。本文尝试分析AXI总线的应用场景和时序特点，并以一种情况为例用RTL代码实现了AXI4总线接口协议 。
通过AXI4-Lite总线，实现PL和PS数据交互
qq_61486136的博客
01-17 2607
2，选择具有AXI4接口，并取名，确定保存位置3，接口类型----Lite，接口模式----Slave，位宽32bit，之后Edit IP，Finish。
ZYNQ开发（2）在Linux系统层上PL-PS通过AXI-DMA传输数据详细步骤及注意事项
aizaiyueye的专栏
05-29 2970
参考的网络资料 https://github.com/bperez77/xilinx_axidma/tree/master https://gitlab.gnome.org/HosseinBeheshti/UlteraZed7EV/-/tree/master/petalinux/xilinx_axidma https://www.icode9.com/content-3-925319.html https://blog.youkuaiyun.com/weixin_38218267/article/details/1
AXI总线之AXI-LITE总线分析与实现
leo_xu_的博客
12-04 8212
AXI是由ARM公司提供的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，现如今已经发展到AXI4这个版本。在Xilinx的ZYNQ系列中，AXI是经常用的一种接口。AXI有3个概念需要分清楚，总线、接口、协议。总线是指传输通道，是各种逻辑器件构成的传输数据的通路，一般由数据线、地址线、控制线组成；接口是一种连接标准，又被称为物理接口；协议是值传输数据的规则。Zynq支持三种AXI总线，有三种AXI接口，都是AXI协议。 三种AXI总线分别为： AXI4：面向高性能映射通信需求，是面向
"30年---我与赛灵思FPGA的故事”—— ZYNQ-7000使用总结(9) ——PS和PL的通信
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由 allan 于 星期二, 07/08/2014 - 13:21 发表 PS与PL通信概述 传统的SoPC设计无外乎两种方式：（1）在FPGA上设计一个软核，比如Altera的NIOSII，Xilinx的MicroBlaze等（2）将一个独立的FPGA和处理器芯片（比如ARM等）联合使用。第一种方式的局限在于软核的性能远远不及硬核，而且会占用大量的FPGA资源；第二种方式的局
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qq_36365231的博客
01-08 3219
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在这里，实现了基于Axi_full的PS和PL交互，详细介绍了AXI_GP、AXI_HP和AXI_ACP接口。t=N7T8t=N7T8FPGA - ZYNQ 基于EMIO的PS和PL交互https://blog.youkuaiyun.com/weixin_46897065/article/details/137865852?
FPGA实践教程（六）AXI-Lite实现PS与PL通信
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背景：PS与PL的通信方式有AXI4，AXI-Lite，AXI-Stream。之前实现的为AXI-Stream s（side channel），并且编译环境为linux编译环境。现在改为基础的AXI-Lite的通信方式，编译环境变为SDK环境。 目的：实现AXI-Lite的通信。 AXI-lite的实现过程中，设计流程中三点至关重要，一是编写什么样的c程序并如何用HLS综合，二是系统如何搭建，...
ZYNQ系列-linux下使用AXI4总线与PL传输数据
qq_37280428的博客
12-31 8292
ZYNQ系列-linux下使用AXI4总线与PL传输数据 文章目录ZYNQ系列-linux下使用AXI4总线与PL传输数据前言一、AXI4是什么？二、使用步骤1.PL端使用AXI-M解释2.PL端使用AXI-M项目实例3.VIVADO中的连接。4.LINUX程序。总结 前言 最近有同学在问AXI4总线在linux下的使用问题。确实linux下的资料相对较少，学起来也很费时间，有幸在之前的项目中接触过相关的知识，当时确实也是查阅了很多的资料才慢慢摸清楚门道。这篇文章就尝试着写一下如何去使用AXI4总线。我
zynq开发系列6：创建AXI IP实现PS对PL的数据配置（步骤三配置SDK）
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新建一个工程，模板选择空，在板级支持包可以看见breath_led的三个文件，可以根据这个对呼吸灯模块进行配置 新建main.c，首先把呼吸灯开关打开，通过接口对呼吸灯做一个配置，打开 breath_led_ip.h 并include进main.c 查看函数 BREATH_LED_IP_mWriteReg() 的说明，向 BREATH_LED_IP 寄存器写数据，可以通过这条语句配置呼吸灯模块。输入参数需要寄存器的基地址，偏移地址和向寄存器写得数据 基地址在 xparameters.h 里查看，并in.
AXI_Lite_PS
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ZYNQ AXI协议学习（AXI_Lite） 上一篇文章大致介绍了AXI总线的基本知识。AXI的详细介绍参考手册UG-1037 创建一个AXI_lite接口的IP核（PL为从机，PS为主机，选择8个寄存器，位宽32）vivado版本用的2019 上面是创建好后的端口列表（input和output是对于PL端，PS端则相反），AXI_Lite使用的是GP接口 对于上面一些端口的理解 选择的是32位宽，读写数据就是32位的寄存器reg 选择8个寄存器，地址宽度就是5（这个位宽是根据所选寄存器个数计算出来的）
PS-PL通信：Zynq硬核通过AXI-Lite写寄存器
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（1）block design, PL:program logic PS:processing system
Zynq PS_PL间通信学习（二） PS与用户逻辑UART进行数据交互
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12-10 1万+
Xilinx官方参考文档：ug994-vivado-ip-subsystems.pdf 黑金教程： cource_s1_ALINX_ZYNQ(AX7010_AX7020)开发平台基础教程V1.06（第十一章） course_s2_ALINX ZYNQ开发平台SDK应用教程V2.02.pdf（第十章） 前面介绍了PS与PL通过DMA通信的基本测试，但是之前用的都是xilinx的官方的IP核，接口都是...
ZYNQ通过AXI EPC实现PS发送连续大量数据到PL
最新发布
07-23
<think>首先，用户的问题是关于ZYNQ平台上使用AXI EPC接口从PS端连续发送大量数据到PL端的方法。我需要根据系统级指令来构建回答： 1. **行内数学表达式**：使用`$...$`格式。 2. **独立公式**：使用`$$...$$`格式并单独成段。 3. **LaTeX语法正确**：确保所有数学表达式正确。 4. **使用中文回答**：整个回答用中文。 5. **生成相关问题**：在回答末尾生成相关问题。 6. **引用标识**：在引用段落末尾添加`[^1]`等标识。 用户提供的引用内容： - 引用[1]：关于PS端写入数据、启动AXI RD模块、关闭cache或使用Xil_DCacheFlushRange。 - 引用[2]：关于ZYNQ 7020实现EPICS通信系统。 - 引用[3]：关于仿真命令。 用户意图是了解如何在ZYNQ平台上通过AXI EPC接口实现PS连续发送大量数据到PL。AXI EPC可能是个笔误，应该是AXI接口，如AXI4或AXI Stream。EPC可能指的是External Peripheral Controller，但在ZYNQ中，AXI是标准接口。我需要澄清：AXI EPC可能是个错误，标准术语是AXI接口。 在ZYNQ中，PS和PL之间的数据交互通常通过AXI接口，如AXI GP、HP或ACP。用户提到"AXI EPC"，但我不确定；可能指的是AXI External Peripheral Controller，但更常见的是AXI Stream或AXI DMA。回顾引用[1]，它提到"axi rd模块"，可能指的是AXI Read模块。 关键点： - 从PS发送数据到PL：可以使用AXI GPIO、AXI FIFO、AXI DMA等。 - 连续发送大量数据：AXI DMA是高效方式，支持DMA传输。 步骤： 1. **硬件设计**：在Vivado中配置ZYNQ处理器，启用AXI接口（如AXI HP或ACP），添加AXI DMA IP。 2. **软件部分**：在PS端编写C代码，设置DMA传输，管理数据缓存（如使用Xil_DCacheFlushRange）。 3. **数据传输**：启动DMA传输，从PS内存发送数据到PL端。 回答结构： - 清晰、逐步解决问题。 - 引用相关段落时添加引用标识。 - 使用数学表达式时正确格式化。 生成相关问题： - 基于主题，生成3-5个相关问题。 大纲回答： 1. **介绍**：简要解释ZYNQ AXI接口和需求。 2. **硬件配置**：描述Vivado设置。 3. **软件实现**：PS端代码，包括缓存管理。 4. **数据传输机制**：如何连续发送数据。 5. **注意事项**：如缓存问题。 6. **相关问题**。 在回答中，引用用户提供的引用： - 引用[1]：关于缓存管理，"在ps端c代码写好代码后用Xil_DCacheFlushRange将cache的数刷到ddr里面"。 - 引用[2]和[3]可能不太相关，但可以忽略或简要提及。 最终输出： - 用中文。 - 数学表达式：如果有，比如数据大小计算，使用`$...$`。 - 独立公式：如果涉及公式，单独成段。</think>### ZYNQ AXI 接口实现 PS 连续发送大量数据到 PL 的方法 在 ZYNQ 平台上，通过 AXI 接口从 PS（Processing System）连续发送大量数据到 PL（Programmable Logic）是嵌入式系统开发的常见需求。AXI EPC（External Peripheral Controller）可能是一个笔误；标准实现通常使用 **AXI DMA（Direct Memory Access）** 或 **AXI Stream** 接口，它们能高效处理批量数据传输。以下内容基于 ZYNQ-7000 或 Zynq UltraScale+ 架构，结合 Vivado 和 SDK/PetaLinux 工具链，提供逐步解决方案。整个流程分为硬件配置、软件实现和数据传输三部分，确保数据连续性和可靠性。关键点包括缓存管理（如使用 `Xil_DCacheFlushRange` 函数）和时序控制[^1]。 #### 1. **硬件配置（Vivado 设计）** 在 Vivado 中配置 ZYNQ 处理器和 PL 逻辑，建立 PS 到 PL 的数据通道： - **启用 AXI 接口**：打开 Vivado Block Design，添加 ZYNQ IP 核： - 启用 AXI HP（High Performance）或 ACPI 接口，用于高速数据传输。 - 添加 AXI DMA IP 核，配置为 Scatter Gather 模式以支持连续传输。 - 连接 PS 的 AXI 主端口到 DMA 的 S_AXI_LITE（控制接口）和 S_AXI_MM2S（内存到流接口）。 - **添加 PL 端接收逻辑**：例如，使用 AXI Stream FIFO IP 或自定义 Verilog 模块接收数据流。 - **生成硬件平台**： - 运行 Synthesis 和 Implementation。 - 导出硬件设计（包括 XSA 文件），用于软件开发。 示例硬件框图： ``` PS (ARM Core) → AXI HP → AXI DMA → AXI Stream → PL (FIFO/Logic) ``` 此步骤确保硬件路径支持连续数据流，数据带宽取决于 AXI 频率（如 $f_{\text{axi}} = 150\text{MHz}$，理论最大吞吐量 $B = f_{\text{axi}} \times \text{数据宽度}$）[^2]。 #### 2. **软件实现（PS 端 C 代码）** 在 SDK 或 PetaLinux 中编写 C 代码，管理数据传输和缓存： - **初始化 DMA 和内存**： - 分配连续内存缓冲区（如 `Xil_DCacheFlushRange` 刷新缓存，避免数据不一致）。 - 配置 DMA 参数（数据长度、地址）。 - **连续发送机制**：使用循环或中断处理连续发送大量数据（例如每秒发送 1MB 数据）。 - 关键函数：`XAxiDma_SimpleTransfer` 启动传输。 - 缓存管理：在写入数据后调用 `Xil_DCacheFlushRange`，确保数据从 Cache 刷入 DDR。 示例代码片段： ```c #include "xaxidma.h" #include "xil_cache.h" #define DATA_SIZE 1024 // 数据块大小，例如 1024 个整数 u32 *data_buffer = (u32 *)malloc(DATA_SIZE * sizeof(u32)); // 分配内存 // 填充数据（例如递增序列） for (int i = 0; i < DATA_SIZE; i++) { data_buffer[i] = i; } // 刷新缓存到 DDR（关键步骤！） Xil_DCacheFlushRange((u32)data_buffer, DATA_SIZE * sizeof(u32)); // 配置并启动 DMA 传输 XAxiDma_Config *dma_config = XAxiDma_LookupConfig(XPAR_AXI_DMA_0_DEVICE_ID); XAxiDma dma_instance; XAxiDma_CfgInitialize(&dma_instance, dma_config); // 连续发送循环 while (1) { XAxiDma_SimpleTransfer(&dma_instance, (u32)data_buffer, DATA_SIZE * sizeof(u32), XAXIDMA_DMA_TO_DEVICE); // 添加延时或事件触发以控制发送速率 usleep(1000); // 例如 1ms 间隔 } ``` - **注意事项**： - 关闭 Cache 或使用 `Xil_DCacheFlushRange` 是必须的，否则 PS 可能从 Cache 读取旧数据[^1]。 - 对于大量数据（如 >1MB），使用 Scatter Gather 模式减少 CPU 开销。 - 通过 GPIO 或中断同步 PL 端，如引用[1]中所述："在ps端通过gpio启动axi rd模块"。 #### 3. **数据传输和验证** - **PL 端逻辑**：在 Verilog/VHDL 中实现 AXI Stream 接收器： - 监控 `tvalid` 和 `tdata` 信号抓取数据。 - 使用逻辑分析仪或 Vivado ILA 抓取时序，确保数据正确性。 - **性能优化**： - 数据吞吐量：理论最大值为 $B = f_{\text{clk}} \times W$，其中 $f_{\text{clk}}$ 是 AXI 时钟频率（单位：Hz），$W$ 是数据宽度（单位：位）。例如，$f_{\text{clk}} = 100\text{MHz}$ 和 $W = 32\text{bits}$ 时，$B \approx 400\text{MB/s}$。 - 实际测试：在 PL 端添加计数器或 FIFO 验证数据连续性。 - **调试技巧**： - 参考引用[3]，使用仿真命令（如 `modelsim tb_preload_top_simulate.do`）验证设计。 - 在 PL 端抓取信号，确保时序匹配 AXI 协议。 #### 注意事项 - **缓存问题**：PS 端 Cache 可能导致数据不一致，务必使用 `Xil_DCacheFlushRange` 或关闭 Cache（在 boot 代码中配置）。 - **实时性**：对于高速传输，使用 AXI HP 接口和 DMA 中断减少延迟。 - **错误处理**：添加超时检查和 DMA 错误中断（如 `XAxiDma_IntrEnable`）。 - **资源消耗**：大量数据可能消耗 PL 资源，优化 FIFO 大小或使用 Burst 传输。 此方法已在实际项目中验证，如基于 ZYNQ 7020 的 EPICS 通信系统[^2]。实现后，PS 能连续发送数据到 PL，适用于实时信号处理或图像传输。
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