PS-PL通信：Zynq硬核通过AXI-Lite写寄存器

一.硬件平台
（1）添加Zynq硬核。新建工程后打开block design,右键添加IP：Zynq Processing System，这个在选芯片型号时支持Zynq才能添加进去（Tools-Settings可更改），相当于硬核处理器。
配置硬核如下：
PS-PL Configuration勾选一个FCLK_RESET0_N 和M AXI GP0 interface；
外设管脚勾选一个UART并在MIO Configuration里绑定FPGA管脚号；
时钟勾选一50MHZ时钟即可。其他选项为默认。
（2）改装AXI-Lite的IP。选择Tools-creat and repackage IP-Creat a new AXI4 peripheral，编辑IP名、版本等信息，并选择IP目录；选择AXI-Lite（用于寄存器的配置），Slave，4个寄存器。完成配置，自动生成接口、驱动、仿真模型；
打开Edit IP,进入IP编辑面板（区别于工程面板）-在Design Source内打开.v接口文件（主要结构为读写寄存器函数）-在User edit区域添加自己的功能，例如

output reg LED;
always@(posedge clk or negedge rst)
begin
	if(