zhangduojia的博客

手册VCO频率范围：600-1440M；实际使用中可以到1680M，当然，不追求高的VCO，这是一个偶然的发现。

问题：需要两个时钟，相位差180度左右wire clka;assign clka = ~ clk;在vivado中run implementation后没有出现想要的效果，为何？最后在PLL中设置相位解决了

问题：部分代码如下，仿真时从module引出的信号却是高阻态（ZZ）： parameter [7:0] config_tdata = 8'd1;parameter config_tvalid = 1'd1;reg [7 : 0]     s_axis_config_tdata = config_tdata     ;reg              s_axis_config_tva...

问题描述：工程中要用到两个clk_wiz，按道理说这两个mmcm（时钟模块）的输入都是CLK_100M，即两个模块的输入是同一个信号，（实际上芯片也只有一个时钟管脚），但是implement失败，有两个critical warning：1、[Shape Builder 18-119] Failed to create I/OLOGIC Route Through shape for instanc...

怎么设置差分信号？