小瑞同学的博客

verilog笔记

FPGA基础

摘要：跨时钟域处理笔记

求Nbit有符号数的补码，可以将其与能表示的最大范围数（2^N）相加。可以生成范围[(-b+1);(b-1)]内的随机数。一个N位数和一个M位数，N>M。(b-1)]内的随机数。将一个正数变成它的相反数时，可以直接。相乘时，先将两数进行符号位扩展为。有符号数+有符号数=有符号数；，保留低N bit。

摘要：时序约束笔记

读操作：先写入1bitR/W+2bit0+13bit地址，当最后1bit地址A0在SCLK的上升沿写入SDIO后，SDIO会由输入口转为输出口，然后在接下来8个SCLK下降沿，SDIO会输出寄存器的8bit数据。在SDIO由输入变为输出时，FPGA端的SDIO必须同步由输出变为输入，并在SCLK上升沿接收这8bit数据最稳定，FPGA端口的这种I/O转换可以通过其内置的三态门实现。OSCin：PLL2的参考时钟输入、PLL1的反馈时钟输入（该功能其实就是为了在编程之前可以提供一个时钟给控制器工作）

ZYNQ的启动由片上的bootrom开始，bootrom的代码会首先在片外的非易失性存储器中寻找一个头文件（头文件里定义了一些启动信息，用于配置bootrom的运行）。

ZYNQ SOC主要功能块是PS和PL， PL和PS间通过AXI接口交互。PS：APU、存储器接口、IO外设、互联。

轮询是由软件同步获取设备的状态CPU接收的中断有3种：私有外设中断（PPI）、软件生成的中断（SGI）、共享外设中断（SPI）。通用中断控制器是一个用于集中管理从PS和PL发送到CPU的中断，启用、禁用、屏蔽和优化中断源的处理中心，将具有最高优先级的中断源分配给各个CPU之前集中所有中断源，并在CPU接口接收下一个中断时以编程的方式将他们发送到选定的CPU。如果具有相同优先级的两个中断同时到达，具有最低中断ID会首先被发送。

摘要：介绍异步FIFO的基本概念、工作原理，详细说明了异步FIFO的verilog程序编写思路，简单讲解了实际应用中FIFO深度的计算，最后对程序进行了仿真。

介绍了两个有符号数相乘在硬件中的实现原理，进行了简单分析。

介绍了流水线乘法器的实现原理，给出了参考程序并进行了简单仿真。

摘要：介绍了基于FPGA的数字时钟系统的设计思路，给出了各模块verilog代码。

摘要：介绍了同步FIFO的基本原理和主要参数，主要强调了同步FIFO的空满判断方法，编写了verilog程序并进行了仿真。