delay延时模块

Randall_FPGA

于 2021-07-28 19:45:55 发布

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分类专栏： verilog HDL FPGA 文章标签： verilog

本文链接：https://blog.youkuaiyun.com/ylfxhdjn/article/details/119188377

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本文详细探讨了如何使用Verilog语言设计和实现延迟模块，包括其工作原理、代码实现及应用实例，对于理解和掌握数字系统设计中的延迟处理具有指导意义。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

module delay #(
parameter RST_EN     = 0,
parameter DLY_CLK    = 1,
parameter DATA_WIDTH = 8
)(
input                       sys_clk ,
input                       rst_n   ,
input  [DATA_WIDTH - 1 : 0] din     ,
output [DATA_WIDTH - 1 : 0] dout    
);

reg [DATA_WIDTH * DLY_CLK - 1 : 0] dout_shift = 0;
reg [DATA_WIDTH - 1 : 0]           dout_temp  = 0;

generate
    if(DLY_CLK == 1)
    begin
        if(RST_EN == 1)
        begin
            always@(posedge sys_clk)
            begin
                if(!rst_n)
                    dout_temp <= 0;
                else
                    dout_temp <= din;
            end
        end
        else
        begin
            always@(posedge sys_clk)
            begin
                    dout_temp <= din;
            end
        end
        assign dout = dout_temp;
    end
    else
    begin
        if(RST_EN == 1)
        begin
            always@(posedge sys_clk)
            begin
                if(!rst_n)
                    dout_shift <= 0;
                else
                    dout_shift <= {dout_shift[DATA_WIDTH * (DLY_CLK - 1) - 1 : 0] , din };
            end
        end
        else
        begin
            always@(posedge sys_clk)
            begin
                    dout_shift <= {dout_shift[DATA_WIDTH * (DLY_CLK - 1) - 1 : 0] , din };
            end
        end
        assign dout = dout_shift[DATA_WIDTH * DLY_CLK - 1 : DATA_WIDTH * (DLY_CLK - 1)];
    end
endgenerate

endmodule