异步复位同步释放

最新推荐文章于 2024-09-01 16:41:32 发布

Randall_FPGA

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分类专栏： verilog HDL 文章标签： verilog

原文链接：https://blog.youkuaiyun.com/Jackiezhang1993/article/details/85319001

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本文探讨了在没有PLL的系统中，如何实现异步复位和同步释放的机制，通过示例模块`sync_async_reset`阐述其工作原理。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

//Synchronized Asynchronous Reset
//异步复位、同步释放：只适用于没有PLL的系统复位信号的设置
module sync_async_reset(clock,reset_n,rst_n);

input clock, reset_n;
output rst_n;

reg rst_nr1, rst_nr2;

always @(posedge clock or negedge reset_n) begin
    if(!reset_n) begin
		rst_nr1 <= 1'b0;
        rst_nr2 <= 1'b0;		//异步复位
    end
    else begin
		rst_nr1 <= 1'b1;
		rst_nr2 <= rst_nr1;		//同步释放
	end
end

assign rst_n = rst_nr2;			//新的系统复位信号rst_n
//信号rst_n作为新的系统复位信号，后续可以用来直接“异步复位”

endmodule // sync_async_reset