004 连线模型

最新推荐文章于 2025-01-21 09:36:24 发布

SilentLittleCat

最新推荐文章于 2025-01-21 09:36:24 发布

阅读量421

点赞数

分类专栏： CMOS VLSI Design 文章标签：连线模型

本文链接：https://blog.youkuaiyun.com/xiangsimoyinjiu/article/details/116918546

版权

CMOS VLSI Design 专栏收录该内容

5 篇文章

订阅专栏

走线对电路的影响

增加传播延迟
影响功耗
引起噪声和干扰（可靠性）
影响芯片密度

走线引起的寄生效应

电容
电阻（压降）
电感（诱导尖峰）

电容

平行板模型

$W>>t_{di}$
随着单元尺寸减小，布线密度增大， $H / W > 1$

边缘电容

在这里插入图片描述

降低连线电容

低 $\varepsilon_{di}$ （低k，绝缘）材料：如尼龙、空气，热稳定和机械压力，和互联兼容
铜互联可以使导线更薄并且不增加电阻
SOI（Silicon on insulator，绝缘硅）可以降低结电容

电阻

在这里插入图片描述

趋肤效应

在这里插入图片描述

$高频时，电流趋向于在导体表面流动$
$趋肤深度\delta：电流减小为平时的e^{-1}=0.368时的深度$
$有效面积减小\rarr电阻增加$

电导

在这里插入图片描述

$电感在多 G H z 波段扮演重要角色$
$电容越大，电感越小$
$依赖于电导厚度$

Elmore延迟

Elmore延迟是对树型RC网络延迟的一种简单估计

$t_{pd}=\displaystyle\sum_{i=1}{R_{is}C_i}$

$R_{is}：共享路径上的有效电阻$
$C_i：结点电容$

例子1
在这里插入图片描述
$t_{pd}=(3+3m)RC$

例子2
在这里插入图片描述
$t_{pd}=(3w+3m)C(R/w)=(3+3m/w)RC$

$扇出： b = m / w$

$t_{pd}=(3+3b)RC$

$归一化延迟：d={t_{pd}\over \tau}=b+1,\tau=3RC$

例子3

三输入NAND门的延迟分析
在这里插入图片描述

(a)：下降时间

$n_1：(3C)(R/3)$
$n_2：(3C)(R/3+R/3)$
$Y ： ((9 + 5 h) C) (R / 3 + R / 3 + R / 3)$
$t_{pdf}=(12+5h)RC$

(b)：上升时间

$n_1：(3C)R，(R/3+R/3)不在共享路径上$
$n_2：(3C)R，R/3不在共享路径上$
$Y ： ((9 + 5 h) C) (R / 3 + R / 3 + R / 3)$
$t_{pdr}=(15+5h)RC$

连线上的分布RC

在这里插入图片描述

传输线

在这里插入图片描述

注意事项

上升/下降时间可以和渡越时间相比时，电感占主导
当信号在连线上以波传播时，必须考虑传输线效应
高频电路时必须考虑RLC（损耗）模型

未来挑战/方案

铜的引入后没有太多更进一步的改善方案（超导，碳纳米管，波导，光，无线）
设计改善
芯片网络