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以上就是今天要讲的内容，本文介绍了assign语句与always语句的区别，帮助我们明晰和理解。

在verilog的使用过程中，always语句块的使用是时许逻辑的起始点，本文就来和大家讨论一下always语句块及它们是如何使用的。以上就是今天要讲的内容，本文介绍了什么是always语句，还有她的特点，及敏感信号条件表是什么，她是时序逻辑可开始，属于Verilog大厦非常重要的地基。

在verilog的使用过程中，操作符的使用至关重要，本文就来和大家讨论一下verilog中有哪些操作符及它们是如何使用的。以上就是今天要讲的内容，本文介绍了verilog的操作符，它在我们的代码中就像胶水一样，将代码粘成了电路模块。

功能描述语句中只用三种很常用，assign语句、always语句、底层模块调用语句（也就是例化语句目前暂不详述）。以上是一个简单的二选一模块，其中的 module 是模块的起始点，与endmodule共同约束着整个模块。对于Verilog模块来说，它的结构由有两部分模块说明和功能描述,我们接下来看一个简单的模块！以上就属于模块说明，而assign属于功能描述语句，这里只有一句，越复杂的项目，这部分就越多。(a,b,s,y):端口列表，所有输入及所有需要输出模块的信号都要列在表中。

csdn的编辑器不好用，有很多格式显示不出来，我又是一个懒人不想去迁移，所以这篇文章可能看起来比较怪，如果想要看原文的同学可以参考以下链接在上一章我们说到verilog的结构，分为模块说明和功能模块两部分，本文我们将讨论的assign语句就属于功能模块部分。