32、数字电路可测试性设计方法解析

数字电路可测试性设计方法解析

1. 设计原则与结构化DFT方法基础

在数字电路设计中，存在一些重要的设计原则。除非绝对必要，否则不要使用异步逻辑或冗余设计。同时，要提供能将所有内部锁存器和触发器进行初始化的方法，以用于测试目的。在集成电路和最终产品设计的各个阶段，应与供应商进行沟通，从而制定出双方都能接受的测试程序。

结构化可测试性设计（DFT）方法是在设计阶段就融入的正式概念，主要关注时序逻辑。在测试模式下，需要对电路的时序部分进行重新配置，以实现对存储元件及其相关组合逻辑块的可控性和可观测性。

数字逻辑系统包含组合逻辑（门电路）和时序逻辑（锁存器和触发器），可将其重新绘制成Huffman模型。在大多数集成电路布局中，这两部分可能难以区分，但它们始终存在。不过，某些具有单独锁存器/触发器行或块的可编程逻辑器件，能很清晰地体现这种区分。

2. 扫描路径测试方法

扫描路径测试，有时也称为“扫描测试”，是基于上述通用模型的一种DFT方法。当电路从正常工作模式切换到测试模式时，通常具备以下三个基本功能：
- 重新配置 ：将所有时序存储元件重新配置成连续的移位寄存器配置，即扫描路径。
- 扫描输入 ：可以将任意0和1的模式串行输入到移位寄存器中。
- 扫描输出 ：能将移位寄存器中保存的任意0和1模式串行读出。

完整电路的测试过程一般如下：
1. 将电路从正常模式切换到扫描测试模式，使存储元件转换为移位寄存器扫描路径。
2. 在测试时钟的控制下，通过一个0和1的模式