【FPGA笔记系列16】秒表电路之计数模块

设计原理

对于秒表计数器来讲， 最小的计时单位为 0.1s 信号， 0.1s 的计数值 sec_div 就是一个独立的 10 进制计数器， 且计数时钟周期为 0.1s。 因此， 可以将 0.1s 的计数值 sec_div 写在一个单独的 always 语句块内。

第二段always 语句块同样以 50MHz 的时钟信号 clk 为驱动信号， 将（cn_div==44999999） 的判断结果作为时钟允许信号， 描述周期为 10 的 0.1s 的秒表计数值。 由于 cn_div 的计数周期为 0.1s，每次（cn_div==44999999） 的间隔为 0.1s， 且判断结果成立的持续时间为一个 clk 时钟周期，因此采用（ cn_div==44999999） 作为时钟允许信号， 就实现了以 clk 为驱动时钟， 每次计数间隔为 0.1s 的计数功能。

再分析秒的个位计数值 sec_low 计数规律。 根据秒表计数规则， sec_low 仅当 sec_div 由9 进位到 0 时才计 1 次数。 因此， 可以将（sec_div==9） 和（cn_div==44999999） 两个条件同时成立的时刻作为时钟 clk 的允许信号， 从而控制计数的间隔为 1s。 因此， 可以编写出秒的个位计数值 sec_low 的生成代码。

代码

计数器模块

module