verilog常用语法篇

verilog的语法也不少，但是常用的语法并不多。没有必要在最开始就把所有的语法都学会，似乎也未必能一下都学会....目前掌握一些常用语法就可以看懂一般的设计文件，也可以自己编写简单的设计文件。如果学习过程中发现了陌生的语法，再去专门学习这块内容。
当然如果已经把所有的语法都过了一遍的话，之后有忘记的内容方便直接在自己的笔记中查询。
本篇博客不会具体讲解某个知识点，只是将一些常用的语法进行一下梳理。如某块内容介绍的不够详细，自行翻阅笔记或者网上的详细教程。

1.逻辑值

0：逻辑低电平，条件为假

1：逻辑低电平，条件为真

z：高阻态，无驱动

x: 未知逻辑电平

2.常用关键字

• module endmodule

  模块声明和模块结束语句

  模块名应与.v文件名相同

• input output inout

  端口类型声明有三种（根据端口的方向）：input输入 output输出 inout双向端口

• wire reg

  最常用的数据类型就是wire型和reg型

  端口数据类型声明：input inout不能声明为reg【因为 reg 类型是用于保存数值的，而输入端口只能反映与其相连的外部信号的变化，不能保存这些信号的值。】output的数据类型可以声明为reg或wire

• parameter localparam

  参数型数据，定义常量

  • parameter通过实例化的方式，可以更改参数在模块中的值

  • localparam 只能在模块内使用 不能实例化

• always

  • 结构化过程语句