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RSS订阅原创 FPGA学习IP核——锁相环PLL
设计目标：1:调用锁相环IP核，产生200Mhz的时钟，要求使用这个200Mhz的时钟，编写闪光灯模块（1个LED灯1秒亮灭循环），使用Signaltap II 抓取闪光灯模块的计数器和LED输出2：调用锁相环IP核，产生125Mhz的时钟，要求使用这个125Mhz/200Mhz的时钟，编写流水灯模块（4个LED灯500ms流水显示），使用Signaltap II 抓取流水灯模块的计数器和LED输出。
2023-06-27 15:15:51
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原创 FPAG学习RAM双端口
RAM双端口设计目标：调用一个双端口ram，数据位宽是16，深度是1024，要求0地址写入数据为0,1地址数据写1…1023地址数据写入1023，倒序将数据读出。调用一个双端口ram，数据位宽是16，深度是1024，要求0地址写入数据为2,1地址数据写3…1023地址数据写入1，数据从700开始倒着读，读到0的时候，从1023再读到700，要求写时钟为100MHZ，读时钟为20MHZ。倒序时序图代码module ram ( input wire clk, input wi
2023-06-27 15:15:11
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原创 FPGA学习verilog实现按键消抖&双击点亮LED
设计目标：实现双击点亮LED，要求每次点击都做按键消抖处理（包含前抖动和后抖动，20ms认为电平稳定；2秒内按下两次按键认为是双击）
2023-06-26 09:44:32
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原创 FPGA学习verilog实现计数器
计数器练习1：计数器位宽为8，计数器持续计数观测效果。计数器练习2：计数器位宽为8，持续计数，使用缩减运算符&cnt。计数器练习3：计数器位宽为8，计数器计数到6回到0，以此循环，要求输出一个信号，计数器一个循环里拉高三个时钟周期。计数器练习4：根据计数器，做出闪光灯，LED灯1s亮灭。
2023-06-02 23:30:00
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原创 FPGA学习verilog基础运算符
在编写程序之前，我们先学习Verilog语法知识，我们之前写的程序用到了运算符，例如我们用Verilog描述1个非门，我们就用到了 取反运算符‘~’，我们写求和模块用到了求和运算符’+’ ， 那还有没有别的运算符呢？这里我们要拓展这方面的知识。在实际项目中边学边练是最好的方式。Verilog HDL语言的运算符范围应用很广，其运算符按照功能可分为以下几类：（1）算术运算符（ + , - , *, /, %）（2）赋值运算符 （ = ,
2023-05-31 11:13:45
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原创 FPGA学习层次化设计例5
输入：A[7:0],B[7:0],C[7:0],D[7:0],SEL[3:0]功能：SEL=0,P=A+B+C+D;SEL=1,P=A;SEL=2,P=B;SEL=3,P=C;SEL=4,P=D;SEL为其他值，P=0;
2023-05-30 20:57:58
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空空如也
空空如也
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