74390 计数芯片

最新推荐文章于 2024-12-28 14:43:43 发布
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本文讨论了电路连接图中接线错误导致的仿真结果问题，特别关注了10x10与3x8数据单的状态真值表对应情况，强调了正确连接的重要性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

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电路连接图的 1 和 2 接反了

下面仿真是和数据单的状态真值表对应的

10*10

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1dbfcd304b904275bae017a03e235dcd.jpg 3*8

 344f73a47cae4d64926b0ca321772ea7.jpg

 

Multisim14.0仿真应用设计（六十九）74LS390 双4位二进制计数器应用仿真
zhusl6688的博客
02-28 1920
74LS390是一种二进制分频器/计数器芯片，常用于数字逻辑系统中。它由两个带有异步清零功能的Ripple type的BCD计数器串联而成。
利用 74390 设计一个模 6 计数器，要求从 000 计数至 101，利用D触发器使其暂态的高电平清零信号延长而稳定
X131644的博客
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任务 1：利用 74390 设计一个模 6 计数器，要求从 000 计数至 101，请用 Run Functional Simulation （功能仿真）和 Run Timing Simulation（时序仿真）对比观察计数结果，要求设计的电路在用时序仿 真观察时计数结果正确。 提示：由于 74390 为异步清零，若清零信号持续时间很短，可能会引起导致电路复位不可靠，计数出 现异常，所以需要设计电路将复位信号持续时间延长。可考虑采用 D 触发器设计复位信号延时电路。 思路:对比D触发器的状态方程,让D口恒接
74系列芯片功能大全
徐虎的专栏
04-03 3586
74系列芯片功能大全    7400 TTL 2输入端四与非门   7401 TTL 集电极开路2输入端四与非门   7402 TTL 2输入端四或非门   7403 TTL 集电极开路2输入端四与非门   7404 TTL 六反相器   7405 TTL 集电极开路六反相器   7406 TTL 集电极开路六反相高压驱动器   7407 TTL 集电极开路六正相高压驱动器
【数字电路】设计计数器：采用与非门和74390设计一个模24的计数器
2201_75936875的博客
07-06 1万+
设计计数器：采用与非门和74390设计一个模24的计数器
74390设计模24计数器（3*8）
syy265892的博客
04-20 2845
根据模10计数器改造，只要前八行，当Qd为高电平，马上清零。可以把Qd直接和清零端连接。根据模5计数器改造，只要前三行，当Qc和Qb同时为高电平，马上清零。报错时调整interactive simulation。：分别设计模3和模8的计数器，再将。
数电-实验设计
gg1067的博客
12-28 2601
CI-低位进位输入；CO-向高位进位输出。CI-低位借位输入；CO-向高位借位输出。
数电实验 数字电子钟设计 基于quartus 实现计时校时闹钟秒表稍复杂音频 分享电路图设计以及工程文件
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数字电子钟设计 本文主要完成数字电子钟的以下功能 1、计时功能（24小时） 2、秒表功能（一个按键实现开始暂停，另一个按键实现清零功能） 3、闹钟功能（设置闹钟以及到时响10秒） 4、校时功能 5、其他功能（清零、加速、星期、八位数码管显示等） 前排提示：前面几篇文章介绍过的内容就不详细介绍了，可以看我专栏的前几篇文章。 PS.工程文件放在最后面 总体设计 本次设计主要是在前一篇文章 数字电子钟基本功能的实现 的基础上改编而成的，主要结构不变，分频器将50MHz分为较低的频率备用；dig_select
基于FPGA的数字电子钟的设计与实现-实验报告
m0_56272552的博客
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MATLAB实现基于数字图像处理技术检测芯片载板上的芯片数量。`main1.m`包含识别完整边界芯片载板的主要算法代码，直接运行可获得识别过程中的所有图片。`main2.m`包含识别不完整芯片载板的主要算法代码，直接运行可...
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定时/计数芯片8253A是一种在微机系统中广泛应用的外围计数器芯片，它能够为微机提供定时、计数和波形发生等功能。在CPU对8253A进行控制的过程中，需要通过地址总线、数据总线和控制总线等硬件接口与之通信。CPU8086...
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三星打印机计数芯片清零工具发布
- **三星打印机计数芯片清零软件**：此标题指明了软件的功能性用途，即针对三星品牌的打印机进行计数芯片的清零操作。计数芯片是用来记录打印机的使用情况，如打印张数，这一数值达到特定阈值时，打印机可能会提示...
数电FPGA实验：实验一 基于FPGA的计数器设计 （基本任务：采用原理图法设计一个十进制计数器，完成波形功能仿真和时序仿真。拓展任务1：采用原理图法设计一个六进制计数器，完成波形功能仿真和时序仿真）
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实验一 基于FPGA的计数器设计 1. 实验目的： （1） 掌握QuartusⅡ软件的设计流程； （2） 学习原理图设计方法和波形仿真方法。 2. 实验任务： （1） 基本任务：采用原理图法设计一个十进制计数器，完成波形功能仿真和时序仿真。 （2） 拓展任务1：采用原理图法设计一个六进制计数器，完成波形功能仿真和时序仿真。 （3） 拓展任务2：通过编译、仿真等手段，在所提供的Lab1_mistake观察常见错误现象并记录。 3.实验步骤 基本任务： （1）新建工程（包括quartus的下载与使用，具体可以看
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本项目大致分为八个模块，分别为计时模块，秒表模块，分频模块，频率选择模块，动态显示模块，位选模块，消抖模块，多种计数器模块等。采用模60计数，实现计数功能，进位功能，清零功能，校准功能。采用模24计数，实现计数功能，进位功能，清零功能，校准功能。拓展功能：“6，9”补全，时钟暂停，时钟清零，重新上传取消正在上传…重新上传取消正在上传…重新上传取消正在上传…重新上传取消正在上传…重新上传取消正在上传…重新上传取消正在上传…重新上传取消正在上传…重新上传取消正在上传…重新上传取消正在上传…
数字电路与逻辑电路芯片
刘索隆ʕ•ᴥ•ʔ的博客
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74148：8线-3线编码器 74147:10线-4线编码器 74139:2线-4线译码器 74138:3线-8线译码器
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点击上方蓝字给一个关注吧数电复习之任意进制计数器设计 首先再提醒一下，四、五章的内容之前已经写过，需要的同学可以翻一下本公众号历史消息，最开始的几篇就是。本篇内容是将之前落下的用集成计数器芯片进行任意进制计数器设计(用N进制实现M进制)这一部分补上，因为是第五章的考试重点。 纠正一下之前的一篇文章的一个图片的疏漏，文章标题是“时序逻辑电路设计(二)：异步计数器设计及集成计数...
74390真值表
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### 关于74390芯片的真值表及其功能说明 74390 是一种十进制/二进制可逆计数器，属于 TTL 系列逻辑芯片。它内部集成了两个独立的 4 位二进制计数器，能够实现加法计数、减法计数以及清零等功能[^6]。以下是其主要特性和功能： #### 主要特性 - **双向计数**：支持加法计数和减法计数操作。 - **异步清零**：可以通过外部信号将计数器立即置零。 - **级联能力**：多个 74390 芯片可以串联起来形成更大的计数范围。 #### 输入与输出引脚描述 | 引脚编号 | 名称 | 描述 | |----------|------------|----------------------------------------| | 1 | CLR (CLR̄) | 清零输入（低电平有效） | | 2, 3 | CPu | 加法计数脉冲输入 | | 4, 5 | CPd | 减法计数脉冲输入 | | Q0-Q3 | 输出 | 计数器状态输出 | #### 真值表 下表展示了 74390 的基本工作逻辑，假设初始状态为 `Q0=0` 到 `Q3=0` 表示计数值为 0。 | CLR̄ | CPu | CPd | 当前状态 (Q3Q2Q1Q0) | 下一状态 (Q3Q2Q1Q0) | |------|-----|-----|-----------------------|-----------------------| | H | X | X | XXXX | 不变 | | L | X | X | XXXX | 0000 | | H | ↑ | X | 0000 → 1111 | 0001 → 0000 | | H | X | ↓ | 0000 → 1111 | 1111 → 1110 | 注解： - CLR̄ 为低电平时强制清除所有寄存器内容至 0。 - CPu 和 CPd 边沿触发分别控制加法和减法计数过程[^6]。 #### 应用场景 由于具备灵活的方向切换能力和快速响应速度，74390 广泛应用于频率测量设备、电机控制系统以及其他需要精确时间间隔记录的应用场合中[^7]。 ```verilog module counter_74390 ( input wire clk_up, input wire clk_down, input wire reset_n, output reg [3:0] q_out ); always @(posedge clk_up or posedge clk_down or negedge reset_n) begin if (!reset_n) q_out <= 4'b0000; else if(clk_up && !clk_down) q_out <= q_out + 1; else if(!clk_up && clk_down) q_out <= q_out - 1; end endmodule ``` 上述 Verilog 代码片段模拟了一个简单的基于 74390 的计数器行为模型[^8]。 ---
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