【Vivado常见问题】【DRC NSTD-1 DRC UCIO-1】无法生成bitstream（部分管脚位置或电平未指定）

不爱吃水萝卜

已于 2024-02-13 20:01:10 修改

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文章标签： fpga开发

于 2024-02-13 19:59:32 首次发布

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本文介绍了一种在Vivado设计中，当部分硬件限制导致无法指定某些管脚时，如何通过设置DRC警告严重性来临时忽略这些限制，以生成bitstream的方法。特别关注了DRC检查NSTD-1、RTSTAT-1和UCIO-1的问题.

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假如工程就是有些信号暂时没法指定管脚呢，比如顶层设计端口包含串口，LED、按键，此时只想验证按键和串口，LED由于当前硬件限制没有对应的物理电路，没法确定管脚。这种情况可以使用一句脚本语言来暂时忽略该限制。

set_property SEVERITY {Warning} [get_drc_checks NSTD-1]
set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]
set_property SEVERITY {Warning} [get_drc_checks UCIO-1]

直接将上面三句话写在你工程的管脚约束xdc文件的开头

【Vivado常见问题】【DRC NSTD-1 DRC UCIO-1】无法生成bitstream（部分管脚位置或电平未指定）