Verilog 实现锁存器

本文介绍了使用Verilog语言实现的Latch模块,包括输入时钟(clk)、使能(en)和数据输入(datain)的处理,以及在testbench中的测试过程,展示了时钟边沿触发的输出更新和仿真波形。

摘要生成于 C知道 ,由 DeepSeek-R1 满血版支持, 前往体验 >

第一次写文章,有错误请大家指正

module Latch(
input clk,
input en,
input    [15:0]  datain,
output   [15:0]  dataout
    );
    
reg [15:0] dataout_reg;

always @(posedge clk)
begin
if(!en)
dataout_reg <= datain;
else 
dataout_reg <= 0;
end
assign dataout = dataout_reg;
endmodule

testbench:

module ts_Latch();

reg clk,en;
reg  [15:0] datain;
wire [15:0] dataout;

Latch inst(
.clk(clk),
.en(en),
.datain(datain),
.dataout(dataout)
);

initial begin
  
        clk =1'b0;
        en = 1;
        datain = 15;
        # 40;
        datain = 20;
        # 40;
        datain = 35;
        # 40;
        datain = 50;
        # 40;
        datain = 100;
        # 40;
        datain = 160;
                
 end     

always
begin 
 # 5 clk =~clk;
// # 80 en =~en;
 end
 
always 
begin
# 20 en =~en;
end 
endmodule

仿真波形如下

评论 1
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值