verilog学习记录（3）——D触发器设计

最新推荐文章于 2025-05-07 22:42:44 发布
最新推荐文章于 2025-05-07 22:42:44 发布
阅读量7.8k 收藏 9
点赞数 1
分类专栏： FPGA学习 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/weixin_46154042/article/details/132764999
版权
这篇博客详细介绍了D触发器的基本原理、真值表和门级结构，并通过Verilog代码实现了一个D触发器，包括带清零功能的四位寄存器。还进行了RTL仿真和波形分析，探讨了毛刺信号的产生原因。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

目录

一、门级结构描述

二、D触发器基本原理及真值表

2.1 SR触发器介绍

2.1.1 触发器介绍

2.1.2 SR触发器

2.1.3 SR触发器原理图

2.2 D触发器介绍

2.2.1 D触发器原理图

2.2.3 D型主从触发器原理图

2.2.4 门级结构描述D型触发器源码

三、代码编写及仿真

3.1 由触发器组成带清零四位寄存器

3.2 RTL仿真图

3.3 仿真测试文件

3.4 仿真波形

一、门级结构描述

        and          与门

        nand        与非门

        nor           或非门

        or             或门

        xor           异或门

        xnor        异或非门

        buf         缓冲器

        not        非门

门类型引用模式：        nand #10 nd1(a,data,clock,clear);

该例中nand表示与非门，#10是时间延迟，nd1是与非门名称，data,clock,clear输入信号，a输出。

二、D触发器基本原理及真值表

2.1 SR触发器介绍

2.1.1 触发器介绍

触发器是一种逻辑组合电路，其可存储一位二进制数，有两个稳定状态，SET(置位)和RESET（复位）。当输入信号发生改变并满足一定条件，输出信号随之发生改变。

2.1.2 SR触发器

作用：将输入信号转化为一个稳定输出。

SR触发器名称由来：S-SET设置，R-RESET复位。

2.1.3 SR触发器原理图

        触发器由两个交叉的与非门构成，其中一个与非门的输入是另一个的输出。其原理图如下：

真值表如下：

2.2 D触发器介绍

2.2.1 D触发器原理图

D触发器原理图如下：

2.2.2 D型触发器真值表

最低0.47元/天 解锁文章
FPGA面试题目笔记（二）——同步异步D触发器、静动态时序分析、分频设计、Retiming
H19981118的博客
05-24 5471
二选一多路器实现实现异或。LUT 。寄存器锁存器，为什么多用寄存器，行为级描述中锁存器如何产生。 D触发器实现2倍分频。 高阻态。`include和条件编译。行为级和RTL级。
小梅哥Xilinx FPGA学习笔记17——模块化设计基础之加减法计数器
m0_51430584的博客
12-26 724
在相对大一点的工程设计过程中，设计内容通常不会写在一个设计文件而是会针对不同的功能设计出不同的子文件，最后在顶层文件中再进行例化调用。在上面设计并验证了独立按键的消抖，这里基于上一讲的按键消抖模块，利用 EDA 扩展板来实现一个加减法、移位计数器，实现每次按下按键。在后面章节中将利用第四章编写好的独立模块，组合起来设计一些应用性较强的项目，进一步理解模块化设计方式的优点。控制模块，其模块间的连线如下图所示，这里的 key_in0~3。，8 个 LED 显示状态以二进制加法格式。
实验1： 实现带有使能端的D触发器
weixin_73453526的博客
05-14 6054
带有使能端的D触发器是数字电路设计中的重要组成部分，它可以被用于各种应用中，例如时序控制、计数器、状态机等。在实现D锁存器时我们上面是用与非门来实现的，其实也可以用或非门来实现当然，用或非门时会稍有不同，锁存信息控制端的输入正好相反，其他不变即要么都是与非门，要么都是或非门。触发器是数字电路中最基本的存储器件之一，可以用来存储单个比特的信息。带使能端的D触发器在D触发器的基础上增加了一个使能端，可以控制触发器的工作状态。这种触发器在数字电路中应用广泛，可以用于控制信号的传输和存储。
verilog、D触发器
12-07
明德扬的视频，相信讲解了D触发器在FPGA的作用。了解了D触发器就能很轻松的了解FPGA
数字电子技术基础（五十五）——D触发器
最新发布
qq_54186956的博客
05-07 1541
本文主要介绍的是D触发器，包括D触发器的基本原理、电路图、图形符号、特性表，以及利用Digital软件来绘制D触发器。
Quartus实现D触发器及时序仿真
m0_46145395的博客
04-06 3218
目录一、D触发器的简介二、 Quartus-II设计D触发器并验证三、Quartus-II调用D触发器并验证四、Quartus-II中用Verilog语言设计D触发器并验证 一、D触发器的简介 D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。 因此，D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。 D触发器有集成触发器
Verilog D触发器
2301_76563419的博客
10-15 3444
D触发器有数据、时钟和RST输入端以及Q和！Q两个输出端。在每一个时钟的上升沿，输出Q将与输入的D锁存，直到下一个时钟上升沿到来才继续锁存当前的D端数值！Q与Q的输出结果 相反。图1给出了D触发器的符号，图二给出了D触发器的电路，图三给出了D触发器的输入/输出时序。图一 D触发器符号图二 D触发器电路图三 D触发器的时序图。
verilog实现D触发器
06-05
verilog语言实现multisimD触发器的仿真 包含程序代码QUARTUS和文件
D触发器设计
06-17
TSPC原理的D触发器0.35μm工艺版图设
Verilog学习笔记——入门
diamond_biu的博客
02-16 2406
Verilog学习笔记01 基本逻辑门代码设计与仿真Veriog基本逻辑门代码结构——以一位反相器为例ModelSim仿真基本流程02 组合逻辑代码设计与仿真——多路选择器二选一逻辑——assign问号冒号语句、always语句块多路选择逻辑——case语句03组合逻辑代码设计与仿真——补码转换和七段译码补码转换七段数码管译码04 时序逻辑代码设计和仿真——计数器和伪随机码发生器计数器4级伪随机码发生器05 时序逻辑代码设计和仿真——秒计数器秒计数器数码管0-9秒循环显示数码管0-59秒循环显示06 时序逻
小梅哥Xilinx FPGA学习笔记12——使用状态机实现按键消抖
m0_51430584的博客
12-04 802
第二件事是20ms内检测到上升沿，则表明此时处于抖动状态，立即退回空闲状态。第三件事是20ms内未检测到上升沿，就干巴巴的等待20ms，直至20ms结束仍未有上升沿就进入第一件事。第二件事是20ms内检测到下降沿，则表明此时处于抖动状态，立即退回等待状态。第三件事是20ms内未检测到下降沿，就干巴巴的等待20ms，直至20ms结束仍未有下降沿就进入第一件事。，此时按键已经被按下，这个状态要做的事就是一直检测上升沿的到来，如果上升沿没到来就一直待在等待状态，如果一旦检测到上升沿出现，则立即进入。
D触发器的设计与仿真
05-23
D触发器的仿真与设计，详细讲解了代码算法思想。用Verilog实现
d触发器课程设计版图
06-23
d触发器版图课程设计 d触发器版图课程设计 d触发器版图课程设计
Verilog从入门到精通专栏：使用Verilog设计一个D触发器
xiaoheshang_123的博客
11-25 1063
首先，我们需要定义一个Verilog模块来描述D触发器。模块名通常选择一个有意义的名字，以便于理解和维护。Verilog深色版本input wire clk, // 时钟信号input wire d, // 数据输入output reg q, // 当前状态输出output reg qn // 反相输出。
verilog D触发器
热门推荐
踩坑记录
01-29 1万+
只有时钟clk： Q由D控制，Q=D，但在clk时钟上升沿才会改变 // 2022-1-27 verilog 学习 // D触发器 `timescale 1ns/10ps module dff1(clk, d, q); input clk,d; output q; reg q; // 由always敏感变量控制的量是reg always @(posedge clk) // 只在时钟上升沿改变 begin q <= d; end endmodule // -----.
verilog中D触发器的实现
m0_73019469的博客
04-28 1303
仿真结果如下，可以看到在 t0 时刻时，d 的值为 0，则 q 的值也为 0；在 t1 时刻 d 发生了变化，值为 1，那么 q 相应也发生了变化，值变为 1。可以看到在 t0-t1 之间的一个时钟周期内，无论输入信号 d 的值如何变化，q 的值是保持不变的，也就是有存储的功能，保存的值为在时钟的跳变沿时 d 的值。（优快云代码块不支持Verilog，代码复制到notepad++编辑器中，语言选择Verilog，看得更清楚）D 触发器在时钟的上升沿或下降沿存储数据，输出与时钟跳变之前输入信号的状态相同。
FPGA开发——D触发器的设计
weixin_63553972的博客
07-24 2519
在FPGA开发中完成对于D触发器的实现。
D触发器
qq_45766606的博客
04-20 1万+
边沿触发器（Edge-Triggered Flip-Flop）：只在时钟脉冲CLK的上升沿或下降沿接收输入信号，而在CLK = 1及CLK = 0期间以及CLK非约定边沿，触发器不接收数据，保持原态不变。（2）当CLK = 1时，触发器可接受D端输入的信号，其状态翻到和D的状态相同。= D，在上升沿到来时将该值送入从触发器，使得Q = D，= D，在下降沿到来时将该值送入从触发器，使得Q = D，工作，从触发器的状态取决于主触发器，输入信号D不起作用。工作，主触发器的状态随输入信号D的变化而变化，即：Q。
D 触发器
aningxiaoxixi的博客
01-12 1890
（D Flip-Flop）是数字电路中的一种基本组件，主要用于存储一位二进制信息。它有一个数据输入端（D），一个时钟输入端（CLK），以及通常有两个互补的输出端（Q和Q’）。在时钟信号的上升沿或下降沿（取决于设计），D触发器会将输入的数据捕获并传递到输出端，直到下一个时钟脉冲到来。
verilogD触发器
01-10
### Verilog 中 D 触发器的实现与用法 #### 使用 Verilog 编写基本的 D 触发器模块 为了创建一个标准的正边沿触发的D触发器，在Verilog中可以定义如下所示的一个简单模型[^1]： ```verilog module dff ( input wire clk, input wire reset_n, input wire d, output reg q ); always @(posedge clk or negedge reset_n) begin : proc_dff if (!reset_n) q <= 1&#39;b0; else q <= d; end endmodule ``` 此段代码描述了一个具有异步低电平有效的复位信号`reset_n`、时钟输入`clk`以及数据输入端口`d`的标准D型触发器。当检测到上升沿到来时，如果复位信号处于高电平，则将当前的数据输入值赋给输出寄存器；而一旦复位信号变为低电平状态，无论何时都会强制使输出清零。 #### 测试平台编写 对于上述所写的D触发器模块来说，可以通过构建测试平台来进行行为级仿真来检验其工作情况是否正常[^2]: ```verilog module tb_dff(); reg clk; reg reset_n; reg d; wire q; // Instantiate the Design Under Test (DUT). dff dut( .clk(clk), .reset_n(reset_n), .d(d), .q(q) ); initial begin $dumpfile("tb_dff.vcd"); $dumpvars(0, tb_dff); // Initialize Inputs. clk = 0; reset_n = 0; d = 0; // Add your stimulus here to toggle inputs. #5 reset_n = 1; #10 d = 1; #20 d = 0; // Finish simulation after some time. #30 $finish; end // Clock generation process. always #5 clk = ~clk; endmodule ``` 这段程序模拟了实际应用环境下的操作过程——先初始化各个控制线的状态，接着按照一定的时间间隔改变这些控制线上携带的信息直至完成整个仿真的周期结束为止。同时利用VCD文件记录下了所有节点的变化历史以便后续分析查看波形图。 #### 应用于分频电路的设计 除了单独作为一个存储单元外，多个D触发器还可以被组合起来构成更复杂的逻辑结构比如二分频器等频率除法装置。这里给出了一种基于两个连续连接在一起工作的D触发器组成的最基础形式的偶数倍率分频方案[^4]: ```verilog module div_by_two ( input wire clk_in, output reg clk_out ); reg temp_q; // First stage of flip-flop. always @(posedge clk_in) begin temp_q <= !temp_q; end assign clk_out = temp_q; endmodule ``` 在这个例子当中，每当外部提供过来的高频脉冲序列经过第一个内部暂态变量`temp_q`之后就会变成原来的一半速度再传送给下一个阶段直到最终形成所需的较低速率版本输出至外界使用。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

钱多多小姐

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值