半加器的简述（Verilog描述）

半加器的描述

1、什么是半加器？
用于计算两个一位二进制相加，不考虑低位进位。
例如:输入a=1,b=0,输出S=1,C=0.
由一个异或门和一个与门组成。
逻辑表达：输入a,b，输出S（和数）、C（进位）’
S=a^b;
C=a&b;
2、Verilog描述

// （1）布尔函数描述方法
module h_adder(A,B,S,C);
	input A,B;
	output S,C;
	assign S=A^B;
	assign C=A&B;
endmodule


//（2）行为描述法
module h_adder(A,B,S,C);
	input A,B;
	output S,C;
	always@(*)
	begin 
		case({A,B})：
			2'b00:S<=0,C<=0;
			2'b01:S<=1,C<=0;
			2'b10:S<=1,C<=0;
			2'b11:S<=0,C<=1;
		default:S<=0,C<=0;
		endcase
	end
endmodule