【verilog】半加器

实现一个半加器（Half Adder）并在 ModelSim 中进行仿真包括以下步骤：

1. 编写 Verilog 代码

半加器的 Verilog 代码相对简单，下面是一个基本的例子：

// half_adder.v
module half_adder (
    input a,     // 输入 a
    input b,     // 输入 b
    output sum,  // 求和结果
    output carry // 进位结果
);

    // 逻辑表达式
    assign sum = a ^ b;     // 求和为两个输入的异或
    assign carry = a & b;   // 进位为两个输入的与

endmodule

2. 编写测试平台（Testbench）

测试平台用于验证你的设计是否正确。下面是一个简单的测试平台代码：

// tb_half_adder.v
`timescale 1ns / 1ps

module tb_half_adder;

    // 测试平台中的信号声明
    reg a;
    reg b;
    wire sum;
    wire carry;

    // 实例化待测模块
    half_adder uut (
        .a(a),
        .b(b),
        .sum(sum),
        .carry(carry)
    );

    // 测试过程
    initial begin
        // 显示波形
        $dumpfile("tb_half_adder.vcd");
        $dumpvars(0, tb_half_adder);

        // 初始化输入
        a = 0;