Allegro PCB导入网表错误

最新推荐文章于 2025-04-21 09:16:20 发布

略知千愁

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分类专栏： PCB Cadence Allegro 文章标签： pcb设计制作

本文链接：https://blog.youkuaiyun.com/weixin_41334493/article/details/105357825

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0、引言

利用Cadence16.6软件进行电路板的设计时，从PCB到原理图的过程中，可能会遇到网表导入失败的问题。今天我也遇到了一种情况，这里将问题及解决办法分享给大家，如有相同问题，希望能帮助到你。

1、问题描述

在Allegro PCB Design GXL中进行网表的导入：File -> Import -> Logic 之后，出现如图1所示的界面

图1 Import Logic

一般操作：设置好Impoort logic type之后，需要选择Import directory（这个目录就是你的网表所在目录），然后点击Impoort Cdence，导入即可。

在这样操作之后，我没有导入成功，而是出现了以下的错误提示：

(---------------------------------------------------------------------)
(                                                                     )
(    Allegro Netrev Import Logic                                      )
(                                                                     )
(    Drawing          : pagecovertor_pcb.brd                          )
(    Software V