HDLbits: ece241 2014 q7a

weixin_41004238

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文章标签： verilog学习

于 2023-10-08 09:29:47 首次发布

本文链接：https://blog.youkuaiyun.com/weixin_41004238/article/details/133669356

本文讨论了一个计数器模块的设计，其中重点在于如何在子模块输出达到12并满足enable=1或reset=1时触发load信号。作者详细解释了load信号的赋值逻辑以及与clk、reset和enable输入的关系。

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题目的意思是子模块四位二进制改成十二进制计数，并且是1-12。

因此初始的加载数据肯定为c_d = 1，关键点在于什么时候load，即load的条件，首先当子模块输出达到12时（且此时enable要是1）肯定要load，用Q=12&enable条件判断，其次reset置位的时候也要load用reset=1条件判断

module top_module (
    input clk,
    input reset,
    input enable,
    output [3:0] Q,
    output c_enable,
    output c_load,
    output [3:0] c_d
); //
    
    assign c_load = (Q==12&enable | reset);  
    assign c_enable = enable;
    assign c_d = 1;   
    
    count4 the_counter (clk, c_enable, c_load, c_d, Q);

endmodule