verilog学习
weixin_41004238
这个作者很懒,什么都没留下…
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HDLbits : Module addsub
【代码】HDLbits : Module addsub。原创 2023-10-05 22:49:56 · 244 阅读 · 0 评论 -
HDLbits: Mux9to1v
题目:Create a 16-bit wide, 9-to-1 multiplexer. sel=0 chooses a, sel=1 chooses b, etc. For the unused cases (sel=9 to 15), set all output bits to '1'.原创 2023-09-27 16:55:23 · 228 阅读 · 0 评论 -
HDLbits:Module shift8
移位寄存器+多路选择器。原创 2023-09-20 22:28:48 · 428 阅读 · 0 评论 -
HDLbits:Module
兜兜转转又回来学硬件了,哎,命啊!原创 2023-09-20 21:18:06 · 323 阅读 · 0 评论
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