HDLbits: Dualedge

weixin_41004238

已于 2023-10-12 20:47:55 修改

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文章标签： verilog学习

于 2023-10-07 22:07:49 首次发布

本文链接：https://blog.youkuaiyun.com/weixin_41004238/article/details/133657904

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文章讲述了在FPGA中使用Verilog设计单边沿触发器（posedgeclk和negedgeclk）的工作原理，并探讨了如何通过组合正负边缘触发器实现类似双边沿触发的效果。同时，提到了在实际设计中不能直接使用双边沿触发器的原因和解决方案。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

FPGA没有双边缘触发触发器，@（posedge clk或negedge clk）会报错

“FPGA（以及其他任何地方）上的触发器是一个具有一个时钟且仅对该时钟的一个边缘敏感的器件。”参考verilog为什么不能双边沿触发

实现双边沿的两种方法

module top_module (
    input clk,
    input d,
    output q
);
    reg a,b;
    always@(posedge clk)
        begin
            a <= d;
        end
    
    always@(negedge clk)
        begin
            b <= d;
        end
    
    assign q = clk?a:b;
    
    
endmodule

HDLbits官方答案

module top_module(
	input clk,
	input d,
	output q);
	
	reg p, n;
	
	// A positive-edge triggered flip-flop
    always @(posedge clk)
        p <= d ^ n;
        
    // A negative-edge triggered flip-flop
    always @(negedge clk)
        n <= d ^ p;
    
    // Why does this w

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