FPGA作业3：ROM的读取

最新推荐文章于 2024-02-02 13:56:45 发布
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分类专栏： FPGA 文章标签： fpga 芯片 rom
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本文链接：https://blog.youkuaiyun.com/weixin_40376722/article/details/78438881
本篇博客详细介绍了在FPGA项目中实现ROM读取的步骤，包括新建工程、编写Verilog代码、配置器件、导入引脚分配、设置顶层文件、编译以及通过SignalTAP设置时钟信号。最后，将编译结果下载到DE0开发板并展示实物运行效果。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1.点击file-new project wizard新建工程，工程名字为“lab6”，然后next-next，选择cyclone旗下的EP3C16F484芯片，点击next,,再点击finish完成工程的创建。
2.点击file-new新建verilog HDL file，输入程序代码，以“lab6.v”的名字保存，如图所示：
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FPGA片内ROM读写测试Verilog逻辑源码Quartus工程文件+文档说明，ALTERA 在 Quartus 软件里为我们已经提供了 ROM 的 IP 核, 我们只需通过 IP 核例化一个 ROM， 根据 ROM 的读时序来读取 ROM 中存储的数据。实验中会通过 Quartus 集成的在线逻辑分析仪Signaltap，我们可以观察 ROM 的读时序和从 ROM 中读取的数据，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// module rom_test( input clk, //50MHz时钟 input rst_n //复位信号，低电平有效 ); //----------------------------------------------------------- reg[4:0] rom_addr; //ROM输入地址 wire[7:0] rom_data; //ROM的数据 //产生ROM地址读取数据测试 always @(posedge clk or negedge rst_n) if(rst_n==1&#39;b0) rom_addr <= 10&#39;d0; else rom_addr <= rom_addr+1&#39;b1; //----------------------------------------------------------- //实例化ROM rom_ip rom_ip_inst ( .clock (clk ), // input clock .address (rom_addr ), // input [4 : 0] address .q (rom_data ) // output [7 : 0] q ); endmodule
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西岸贤
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