FPGA作业2：利用veilog设计12进制计数器

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于 2017-10-24 22:19:08 发布 · 9.5k 阅读

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#fpga #设计

这篇博客介绍了如何在FPGA项目中创建一个12进制计数器。首先，通过File-New Project Wizard创建名为'12count'的工程，选择了EP1C2Q24C8芯片并设置了ModelSim-Altera作为仿真工具。接着，编写Verilog代码并命名为'twcount'，然后导入引脚文件并分配引脚。将设计设置为顶层文件后进行编译，确保没有错误。最后，进行仿真设置，包括新建vector waveform file，设置仿真时间和输入信号，完成仿真操作。

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1.点击file-new project wizard新建工程，工程名字为“12count”，然后next-next，选择cyclone旗下的EP1C2Q24C8芯片，点击next,在simulation一栏，工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finish完成工程的创建。
2.点击file-new新建verilog HDL file，输入程序代码，已“twcount”的名字保存，如图所示：
这里写图片描述
3.将已准备好的文本文档（pin引脚文件）通过assignments-import assignments导入到工程中，并点击assignments-pins查看引脚分布，如图所示：

4.然后点击project-set as top.level entity将其设置为顶层文件，再点击processing-start进行编译，编译结果如图示：