FPGA作业3：通过时钟产生双向移位寄存器

最新推荐文章于 2024-10-28 18:07:20 发布
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分类专栏： FPGA 文章标签： fpga 芯片
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本教程详细介绍了如何使用Verilog HDL和BDF文件创建并配置一个名为“lab5”的工程项目，包括创建工程、编写代码、设置引脚、编译验证及下载到DE0开发板的全过程。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1.点击file-new project wizard新建工程，工程名字为“lab5”，然后next-next，选择cyclone旗下的EP3C16F484芯片，点击next,,再点击finish完成工程的创建。
2.点击file-new新建verilog HDL file，输入程序代码，以“lab5.v”的名字保存，如图所示：
这里写图片描述
这里写图片描述
然后右键“lab5.v”，选择“create symbol files for current file”为工程创建符号。
3.点击file-new新建bdf文件，选择器件连接，并以“LAB5.bdf”的名字保存，如图：
这里写图片描述
4.将已准备好的文本文档（pin引脚文件）通过assignments-import assignments导入到工程中，并点击assignments-pins查看引脚分布，如图所示：
这里写图片描述
5.然后点击project-set as top.level entity将其设置为顶层文件，再点击processing-start-start analysis and synthesis进行初步编译，然后打开RTL文件，观看结果，如图：
这里写图片描述
这里写图片描述
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再点击processing-start进行编译，编译结果如图示：
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6.将DE0开发板与电脑相连接，将生成的sof文件下载到开发板上，点击start下载，如图所示：
这里写图片描述
下载后的实物图如下：
这里写图片描述

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