【SystemVerilog项目实践】7.AHB-SRAMC（编写Systemverilog Testbench-3）

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于 2022-07-25 20:45:17 首次发布

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第十一步，编写Makefile

all: compile simulate dve_wave log open dve_cov

rnd_seed = $(shell data+%s)    //随机种子，随着时间的变化而不断变化
tc_num = 0                       //默认的make测试是tc_num=0

compile:                              //编译
	vcs -full64 -l comp.log -sverilog -f rtl.f -debug_pp -timescale=1ns/1ns \
		-cm line+cond+fsm+tgl \
		../tb/ahb_slv_if.sv \
		../env/transaction.sv \
		../env/generator/generator.sv \
		../env/agent/agent.sv \
		../env/driver/driver.sv \
		../env/monitor/monitor.sv \
		../env/scoreboard/scoreboard.sv \
		../env/environment.sv \
		../tests/ahb_sram_test.sv \
		../tb/ahb_sramc_svtb_top.sv

simulate:                    //生成一个./simv的文件，然后开始simulate，不同的种子产生不同的log.
	./simv -l sim_$(tc_num).log +plusargs_save \                //plusargs_save 表示rnd_seed和tc_num可以传递给后面的代码
		+ntb_random_seed=$(rnd_seed) \
		+tc_num=$(tc_num)

dve_wave:        //通过dve_wave产生波形
	dve -vpd vcdplus.vpd&

dve_cov:            //coverage产生覆盖率
	dve -full64 -covdir simv.vdb&

log:
	sed '/^[^*].*/d' sim_$(tc_num).log > rslt.log

open:        //打开gvim可以看到
	gvim rslt.log

clean:        //清除文件
	rm -rf work mti_lib transcript modelsim.ini *.log *.wlf test.ucdb

更多的Makefile文件可以参考这篇文章https://blog.youkuaiyun.com/weixin_38967029/article/details/125906452

第十二步，编写rtl.f文件

文件中存放的是rtl代码，可以用于添加文件目录表,一遍用于Makefile 方式的操作

../../rtl/ahb_slave_if.v
../../rtl/mbist_8kx8.v
../../rtl/RA1SH.v
../../rtl/sram_bist.v
../../rtl/sram_core.v
../../rtl/sramc_top.v

第十三步，VCS编译仿真

scoreboard部分的check部分出现较多错误

但是观察总体读写信号，hwdata和hrdata没有发生错误，应该是scoreboard部分写的有问题，sram_gld_rdata和sram_dut_rdata的比较和数据写读放在一起，还在if的条件中，可能造成了时序上的影响，单独把check拿出来，分为start和check两个部分，重新运行。