吉孟雷的博客

这是因为在高频下，阻抗最小的路径通常是最小电感的路径，这通常也是环路面积最小的路径。建立仿真模型，微带线宽0.75mm，微带线铜厚0.018mm，介质选择FR-4，厚度0.254，介质下面为地层，铜厚0.018mm，端口使用波端口。仿真输出Vector Jvol 体电流密度的结果如下图所示，可以看到回流的路径还一样是沿着微带线的下方流动。仿真输出Vector Jvol 体电流密度的结果如下图所示，可以看到回流的路径都是沿着微带线的下方流动。Vector Jsurf面电流密度J(x,y,z) Amps/m。

下图为数字地和射频地的两种放置方式，第一个布局方式射频电流必须要经过数字地才能返回电源GND上，而且射频地与数字地之间的间隙很小，所以更容易通过寄生电容来耦合噪声。第二个布局数字地与射频地没有重叠，平面之间间隔较大，耦合的噪声小，并且额外的电感增加了耦合阻抗。一般最具“攻击性”的块（射频、功率、数字）更靠近电源放置，而最敏感的块（模拟）则远离电源放置。如果可能的话，高度“攻击性”的块（射频）应该与主电路隔离，以完全避免共同的返回路径。

在谐振时，电容器和电感器上的电流对外交换为零，电路呈现开路状态，谐振时阻抗最大。在谐振时，电容器和电感器上的电压对外交换为零，电路呈现短路状态，谐振时阻抗最小。可以从仿真的结果看LC的谐振频率为50M左右，还对比了ESR对阻抗的影响，ESR小的谐振Q值更高，选的3个频率点的阻抗也更小，所以ESR小的电容，阻抗更低。从并联的RLC仿真电路看，可以明显看到有5M，48M，163M，三个谐振点，其中48M这个谐振点是由于并联反谐振造成的。

并行数据总线为传统的数据传输方式，存在两个问题；1>需要大量的I/O引脚。2>必须满足严格的时序要求以保证数据正确传输。减少并行通信的大量I/O引脚，这是通过将芯片#1输出的n位数据复用到k位互连线路上（k < n），然后在芯片#2的输入端将k位互连线路上的数据解复用到n位内部数据路径上来实现的。虽然引脚数量需求已经按照 k:n 的比例减少，但参考时钟所需的频率却按这个比例的倒数增加了，而且一般的操作是外部提供一个低速时钟给到内部的锁相环倍频。

选择result → creat Eye Diagram Report → Rectangular Plot , 出现下图的配置，这里重点是Unit Interval的设置，我这里设置我速率1866M对应的周期535.9ps。在时域中，根据某个参考点对足够多的序列进行对齐，然后将波形叠加形成眼图，如下图所示。1>这步可以导入PCB后做，选STYLE下的option，把待测DDR，主控芯片的IBIS模型放大2中的目录下面。2>选择DDR的类型、速率等，我们这里是DDR4，1866Mbps。

短桩线在PCB走线时会经常遇到，这个桩线会对信号的传输产生反射，那么桩线的长度和信号反射的关系可以仿真看一下，电路如下图所示，下图中，我们设置信号源的上升下降时间为0.8ns，桩线的长度也就是传输的时延我们设置为0.08ns，0.16ns，0.32ns，上升或者下降的时间10%，20%，40%，对比信号的反射情况。PCB走线经过过孔换层的时候就就会有寄生电容产生，容性的负载对反射的影响电路如下图所示，通过改变容性负载的容值看信号的反射情况，分别设置容性负载的容值为1pF，2pF，4pF，8pF。

电路如下图所示，信号源是一个上升时间1ns，下降时间15ns的脉冲信号，经过传输线的时延为5ns，然后通过放大器的同向交流耦合放大，这里我们可以明确的直到，下图中的R25就是端接电阻，这样信号经过远端端接解决信号反射的问题。这样看反向放大电路的端接需要考虑输入电阻Rin和反馈的电阻Rf，但是如果要放大，Rf肯定要大于Rin的，那么这时候怎么解决信号反射的问题呢？我理解应该就是R21，因为对反向放大电路的输入电阻就是R21，那这个R21也可以认为是信号源的负载，但实际情况是还和反馈电阻R20也有关系。

有人也许会说串口的通信信号频率不高，比如我上面的串口用的波特率为：961200bps，看频率有500k的时候，如果按500k来说远远没到需要阻抗匹配的的频率。这个问题我的理解如下：因为一般不需要端接的最大长度in数是信号的上升沿的ns数，也就是当Len max >RTLen max是没有端接的传输线的最大长度，RT为信号的上升沿。

打开Ansys的TDR电路例程，单端电路和TDR源的设置如下图所示，被测的DUT为4段传输线和一个电容，一个电感。TDR测的结果如下：信号到负载电容的时间为1.5ns，然后在容性负载产生发射，又经过1.5ns给到TDR测试源，所以在3ns处看到容性负载的反射，然后又经过3ns的50R传输线到55R的传输线，所以在9ns（4.5ns *2）时，TDR测到55R传输线的阻抗变化，后面以此类推。

1、输入电压首先由传输线阻抗和信号源内阻分压0.83v，1ns后信号到达远端，远端阻抗无穷大，反射系数为1，则产生的反射电压为0.83v，那么在远端测得的电压就是0.83v+0.83v=1.66v。我们在分析一个远端开路的反弹图的时候了解到在足够长的时间内，信号来回反射引起振铃，但是如果我们信号的传播时延很短的时候就应该看不到的振铃的，因为在很短的传播时延的情况下，举例：1v的信号从50Ω的传输线上转到75Ω的传输线上，Vr / Vin = (75-50)/(75+50) = 0.2，Vr=0.2v。

我们已经了解产生地弹的原因是因为信号在不同平面切换时参考平面的改变造成返回电流在两个不同参考平面之间的阻抗上产生压降，我们把这种现象叫做地弹。

在上图中，如果只用0次，1次，3次谐波合成时域的波形，那么所得的波形的信号带宽只达到3次谐波的值，即3Ghz的带宽，越多次谐波合成时，方波的带宽也就越大，方波的上升时间也就越短，与理想方波就越接近。我们知道高频的信号的板材并不是FR-4了，因为传输线上的损耗会比较大了，要选用其他的板了，从下图可以看出随着频率的增加，传输的损耗越来越大，一般在超过1G的高速链接中就不能再使用FR-4的板材了，主要表现就是上升边沿变缓。BW为带宽，单位为GHz，Tr为上升时间（10%到90%），单位为ns。

两条传输线靠的比较近时，存在互感和互容，一条传输线上电流电压变化时会在另外一条传输线上感应出电流和电压，也就是两条传输线之间存在耦合。

用Ansys SIware的Impedance Scan功能可以快速的对layout的阻抗仿真，给出走线各部分的阻抗大小，可以一目了然的看出阻抗的控制情况。下图为阻抗仿真的结果，从图中可以看出走线不同的颜色大小表示阻抗的大小，左侧为阻抗的参考图例，我们也可以鼠标点各段走线来获取精确的阻抗大小。放大BGA器件这里，可以看出扇出过孔的位置由于线宽的限制，线的宽度比较小，所以阻抗会偏大一些，有80Ω左右，造成阻抗的不连续，那就要尽量减小这个窄线宽的长度。

1、边沿RT的大小对串扰的影响仿真电路如下图所示：V1为V_Pulse电压源，设置如图所示：A4为耦合微带线这里一定要设置为9.6mil，因为介质厚度我设置的是4.8mil，如果没阻抗匹配会在串扰的基础上增加信号的反射，得出的串扰波形可能就是这样的了，所以设置线宽的时候一定要根据介质厚度来做阻抗匹配。计算饱和长度在ansys菜单下添加边沿扫描点，0.2ns 0.7ns 1.2ns 1.7ns近端串扰波形：我们耦合长度设置的为1000mil，不同边沿的饱和长度为：0.2ns*3365.75=673.15mil

1、均匀传输线的串扰和饱和长度下图为串扰的电路模型，动态线与静态线之间通过互容与互感联系，这样也说明了动态线的信号耦合到静态线上的条件是存在di/dt或者dv/dt时，也就是说只在信号边沿上产生串扰，当电压或者电流为常数的时候静态线上就不会有串扰的信号。信号前沿可以看作导线的电流源，在整个前沿的时刻，流经互容的总电流为： Ic=Cm*dV / dtCm为上升沿时间段长度的耦合电容，dt为上升沿时间，dV为信号电压。又有Cm=Cml*△X = Cml*v*R

Fly-by只是daisy chain的stub为0的特殊情况，长线远端匹配daisy chain的仿真原理图如下图所示，信号源上升下降时间0.5ns，脉宽10ns，周期20ns，高电平1v，三段stub的传输时延设置为td，td的参数从0.05ns到0.2ns，步长0.05ns。长线源端匹配daisy chain的仿真原理图如下图所示，信号源上升下降时间0.5ns，脉宽10ns，周期20ns，高电平1v，三段stub的传输时延设置为td，td的参数从0.05ns到0.2ns，步长0.05ns。

以下面的DDR3读取为例，下图中共有8条数据线，每一条数据线都是一个8选1模拟开关的输出，每个输出前面还有8个输入，这个8个输入分别来自8个bank，8个输入会先存在fifo中缓存，MUX读出的时钟就是内核时钟的4倍，由于DDR的时钟上下边沿采样，所以读出8个数据的时间就是1个内核时钟，8个输出就对应64个输入，prefetch的8n的n是指DQ的IO位宽，表示以位宽的8倍来预取数据，n也就是DQ的数量一般可以是4，8，16，对应预取数据就是32，64，128。每行有1024列，每列包含8位数据。