建立时间、保持时间、传播延时、组合逻辑延时都是什么呢？

最新推荐文章于 2024-03-21 09:49:45 发布

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本文详细解释了数字电路中的关键概念：建立时间、保持时间、传播延时和组合逻辑延时。建立时间是指数据需要在时钟上升沿之前稳定的时间，保持时间则是数据在时钟上升沿之后需要保持稳定的时间。传播延时是指信号从器件输入到输出所需的时间，而组合逻辑延时特指在两级寄存器间的数据传递延迟。通过具体的主从式上升沿触发寄存器实例，阐述了这些延时的实际计算方式。

建立时间是指触发器的时钟信号上升沿到来之前，数据稳定不变的时间。
输入信号应该提前时钟上升沿（如上升沿有效）T_su时间到达芯片，这个 T_su就是建立时间。如果不满足建立时间要求，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器，或者说，该数据就会被永久“跳过”而未被“采样”。如果数据信号在时钟沿触发前的持续时间超过了建立时间，那么这个时间间隔就叫做建立时间裕量。举个例子：坐火车时需要提前到站检票安检，而不是一到火车站就可以乘坐。必须的提前到站的时间就是建立时间。

保持时间是指触发器的时钟信号上升沿到来之后，数据稳定不变的时间。

如果数据信号在时钟沿触发后的持续时间超过了保持时间 T_h，那么这个时间间隔就叫做保持时间裕量。

总结：建立时间和保持时间这两个时序参数是测试芯片对输入信号和时钟信号之间的时间要求，也就是它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是芯片本身的特性。

传播延时：是指一个数字信号从器件（一般是 DFF，符号表示为 T_cq）的输入端到输出端所需的时间。一般在 FPGA 中是指时钟上升沿之后延时 T_cq 的时间，数据才到达寄存器 Q端。

区别于门传播延时：反应为其对输入信号变化响应有多快，表示为信号通过该门所经历的时间，定义为输入信号和输出信号波形在 50% 翻转点之间的时间。

组合逻辑延时：一般是指两级寄存器之间的输出端 Q 到输入端 D 之间的组合逻辑延时，符号表示为 T_{logic 。}

例子：

主从式上升沿触发寄存器：

从电路分析可知，在时钟上升沿到来之前数据必须要被送到第一级电路的锁存器里面，即 M 端。

为什么呢？因为如果时钟上升沿到来时，数据没有被送到 M 端，而当时钟上升沿一来，此时 T2 右端与 M 端的信号就会不一致，M 端为旧数据，T2 右端为新数据，那么旧数据可能会将新数据冲掉。

对于建立时间 T_su ，在 clk 上升沿到来时，数据要被传到 M 端，需经过 I1，T1，I3，I2 。故在时钟上升沿到来前 T_su= T_I1 + T_T1 + T_I3 + T_I2 时间数据 D 就必须送到寄存器输入端，这个时间就是三个反相器加一个传输门的延时。

对于保持时间 T_h，从电路可以看到，当时钟上升沿一来，T1 就关闭了，就算关闭具有延迟，上升沿一到，数据立即就变化了，还是要经过一个反相器 I1 才能传到 T1，故不担心数据会被送进去，因此保持时间可以为零，T_h = 0。当然这是对于这个主从式结构的寄存器而言，其他的寄存器的保持时间不一定为零。

对于传输延时 T_{cq ，}从电路分析，当时钟上升沿来了之后，数据还需要经过 T3，I6 才能传到 Q 端，故这个寄存器的传输延时 T_cq = T_I6 + T_T3 。

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