Vivado 时序分析Net Delay很高的解决办法

最新推荐文章于 2025-03-30 12:49:16 发布
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分类专栏： FPGA IC 文章标签： fpga/cpld
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本文链接：https://blog.youkuaiyun.com/weixin_34080393/article/details/115392022
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本文探讨了FPGA项目中时序分析的挑战，特别是由于跨时钟域信号和巨大网络延迟导致的时钟slack负值。解决策略包括添加timingexception约束和识别跨时钟处理的重要性。通过设置假路径和调整延迟，以确保设计满足时序要求。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

某项目时序分析结果如下，显示Net Delay为10.728ns，导致时钟slack值为负。其中所有的时钟信号在图2中所示。根据违例的路径进行分析，这条路径实际上没有逻辑延迟，但是有一个巨大的网络延迟。可能是由以下几点引起的：信号传输中可能有太大的扇出，导致一些信号距离驱动源端太远；布线位置不合理-目标位置距离源位置太远；由保持时间违规造成。
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如果在信号传递中存在跨时钟域路径，而这些路径又未经跨时钟处理（FIFO/RAM）等，时序分析工具将这些路径视为正常路径进行处理，这些信号往往具有很大的时钟偏移，从而导致保持时间无法满足，为了修复保持时间slack，工具将增加大量的额外路径，从而又导致其他路径的建立时间违规。应该根据具体失败的路径进行分析和解决。从图3中可以看出，Requirement时间太小，是跨时钟域信号的特性，应该首先解决跨时钟域问题。
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解决办法为：添加timing exception约束，设置如下：

set_multicycle_path 3 -from [get_cell int10_reg] -to [get_cell int20_reg]

id=“ab439753”>set_multicycle_path 4 -to [get_cell int20_reg]

set_false_path -from [get_ports in6] -to [get_cell int20_reg]

set_false_path -to [get_ports out5]

set_false_path -to [get_cell int21_reg]

set_false_path -from [get_ports in6] -to [get_ports out6]

set_max_delay 5 -to [get_ports out6]

set_min_delay 3 -from [get_cells int10_reg] -to [get_cell int20_reg]

【研究FPGA/IC设计、开发、验证等技术，请关注公众号：阳光里安静地读书】

FPGA经验谈系列文章——vivado时序报表解读
gzy0506的博客
11-29 1万+
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 FPGA经验谈系列文章——vivado时序报表解读前言时序报表 前言 前面我们已经对静态时序分析的一些概念做了介绍，接下来我们以实际的时序报表来解读，vivado工具是如何进行时序分析的。 时序报表 我们把静态时序分析（二）中的时序路径模型图贴到这里用于参考 首先我们打开时序报表 我们来看看Path 65 这条路径的时序信息。 首先是summary表 里面告诉我们slack有7.89ns， source端，destination端。时钟
Vivado使用误区与进阶【1.5】
qq_43416206的博客
08-09 810
是的，Vivado是timing driven的工具，意味着会尽力对slack最差的路径做修复，浪费了大量资源以及runtime. 其他net或者绕路，或者已经提前放弃，不作努力了.在set_clock_groups中这么用get_ports adc_clk_p是不对的， 可以写成 [get_clocks -of [get_ports adc_clk_p]]是的，如果加了忽略时钟的约束，那么布局布线工具对待跨时钟域的信号就直接布线，完全不去考虑setup和hold要求，因为根本没有这些要求.
Xilinx中解决高扇出的方法
FPGA_张文奎的博客
09-13 1019
Xilinx中解决高扇出的方法 Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三个这样的方法： 首先来看下面这个实例，如图1所示为转置型FIR滤波器中的关键路径时序报告，在DSP in FPGA的FIR专题中有介绍转置型结构FIR滤波器输入数据的扇出较大，在
时序约束高级进阶使用详解一：Set_max_delay
最新发布
zyp626的博客
03-30 1271
关于Set_max_delay/Set_min_delay的基础用法之前的文章已进行过简单的介绍，主要作用就是修改时序路径默认的setup/recovery或hold/removal时间要求，本章将对约束Set_max_delay的一些细节使用进行解释。
vivado 最小/最大延迟
cckkppll的博客
12-28 1530
vivado 最小/最大延迟
vivado时序出错的解决方法
kunerexia的博客
07-31 1万+
这几天一直改程序，请教师兄帮我解决了一些时序上的问题。 由于现在项目里用的是200M时钟，所以会出现很多时序问题，下面一一举例。 问题1：逻辑级数太高导致Net Delay过高，该问题显示在时许报告的Levels列下，如图1所示。（这里我已经解决了问题，图片只是指出Levels） 图1 导致该问题出现的有两种情况， 第一种是由于程序中自己写的逻辑级数过高，比如：assign a = cb + de ，这种情况在高速时钟下是会导致时序问题。讲一下我自己遇到的问题吧，reg_q <= -fifo_out;
【 Vivado 】输出延迟约束(Constraining Ouput Delay)
Reborn Lee
12-27 9278
FPGA内部时序单元到输出端口的路径也需要约束其output delay，如图1所示框图。 图1        约束output delay的命令是set_output_delay，具体的参数如下： set_output_delay –clock reference_clock –min/-max delay_value [get_ports {DOUT}] [-clock_fall...
vivado时序约束——(最大/最小)输入输出延时
小裘的博客
02-22 8868
引言 关于FPGA设计时的输入延时、输出延时的基本概念，网上已经有很多文章进行了介绍。 文章链接：FPGA静态时序分析 我主要也是通过上面这篇文章进行学习的。但是文章中对于最大输入延时的推导有一点小错误，而且整体上看比较复杂，为此本文进行了适当总结。 在很多文章的分析中，常常引入时钟抖动（jitter），时钟偏斜（skew），因此常常会显得比较复杂。为了便于分析，时钟的这部分不确定性我们可以暂时不考虑，即把发射（launch）和捕获（capture）的时钟看作完全相同的时钟。 建立时间与保持时间 在讨论输入
vivado xdc约束基础知识17：vivado时序约束设置向导中参数配置三（FPGA静态时序分析——IO口时序（Input Delay /output Delay））
时间的诗
07-26 4200
来自：https://www.cnblogs.com/linjie-swust/archive/2012/03/01/FPGA.html   总结一：tco为FPGA输入芯片的输出参数，在datasheet上有。此时为3-5ns。 总结二：pcb线延时为1ns。 总结三：时钟skew一般为总时钟的正负5%。（与第一篇给出的结论一致。）         1.1  概述 　　在...
vivado 时序约束
weiweiliulu的专栏
06-17 1万+
XDC的基本语法可以分为时钟约束、IO约束以及时序例外约束，对一个设计进行约束的先后顺序也可以按照这三类约束依次进行。 时钟约束 时钟约束必须最早创建，端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建。如果是差分输入的时钟，可以仅在差分对的P侧用get_ports获取端口，并使用create_clock创建。 create_clock...
FPGA时序分析—vivado篇
wenjia7803的博客
06-23 1万+
FPGA时序分析—vivado篇 最近看了看了一篇《vivado使用误区与进阶》的文章，觉得写得挺不错了，看完后自己对时序分析又有了更深一层的理解，故记录下来。可能排版有些乱，有些图都是直接从文章中截取，但是不影响阅读。 时序分析的基本步骤...
vivado路径最大时钟约束_Vivado时序收敛技术（二） 时序违例的根本原因及解决方法...
weixin_42492215的博客
01-09 1050
本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。有很多内容也在我的时序约束课程中讲到过，都是免费课程，大家可以在公众号上找到。(下面的链接中也有)如果出现了时序违例，我们会关注两点：为什么会出现时序违例？如何解决？首先我们要搞清楚时序是在哪个阶段违例：在综合阶段或者post opt阶段出现了时序违例，那么很...
vivado路径最大时钟约束_Vivado时序分析方法——report_design_analysis（一）
weixin_42498585的博客
01-10 2048
report_design_analysis可以用来对时序问题的根本原因进行分析，进而寻找合适的时序优化方案，达到时序收敛的目的。一、分析时序违例路径 Vivado工具会优先对最差的路径进行时序优化，最终并不一定成为critical path。因此分析时序违例路径时，并不仅仅关注critical 路径。以下tcl命令可以报告最差的50条setup timing path。 table dat...
Vivado使用技巧（33）：时序异常
FPGADesigner的博客
09-29 1万+
时序异常 英文名为Timing Exception，可以认为是时序例外或时序异常（本系列文章 的称法），“例外”或“异常”是指这部分时序的分析与大多数常规时序分析不同。下表给出了Vivado支持的时序异常命令及功能： 命令 功能 set_multicycle_path 设置路径上从起点到终点传递数据需要的时钟周期数 set_false_path 指示设计中的某条逻辑路径不进行时...
南京观海微电子---如何减少时序报告中的逻辑延迟
m0_72563973的博客
01-28 1435
如果时序路径上会经过宏原语元件(macro primitives)如DSP、RAM、URAM、FIFO或GT_CHANNEL等元件，布局布线的难度会加大，也会导致更高的布局布线延迟。上图这个时序违例的例子，可以看到，该路径逻辑延迟贡献了11.934%的延迟量、路径延迟贡献了88.066%延迟量。注意，由于使能这些寄存器后，逻辑时序会有变动，此时的RTL功能和你原先设计是有出入的，所以不用生成bitstream，这样操作的目的只是为了看时序能如何改善。这些多个小的级联查找表是可以被合并成数量更少的LUT的。
vivado时序报告简介
青春易逝，愿不负昭华，期待梦与远方
02-23 6729
1、首先 在工程编译完，产生bit文件后，由PRJ Summary可以简单看到时序情况。像下图中出现“最差路径”延时达到1ns以上，一般这种情况是由跨时钟域信号引起的。 2、打开时序报告 进一步分析 3、异步时钟域处理 打开时序报告后，一般分成两类时序问题：相同时域内的时序问题、跨时钟域的时序问题。 如下图所示。 针对跨时钟域的时序问题，如果代码中作了信号的跨时钟域处理、或者是快时钟域的寄存器信号总线回读的情况，可以将该类时序路径设为 "false path"。过程如下..
当VIVADO中时序报告中的建立时间和保持时间不对的时候，应该如何修改呢？
热门推荐
qq_38374491的博客
05-29 2万+
1、首先要学会看vivado中的时序报告 Vivado时序报告中涉及到的参数： 1）setup建立 WNS（Worst negative Slack）：最坏负松弛，所有时序路径上的最坏松弛，用于分析最大延迟。WNS为负数的时候表示有问题，为正时表示没有冲突。 TNS(Total Negative slack)：总的负松弛，当只考虑每个时序路径端点最坏的冲突时，所有WNS的和。当满足所有的时序约束时，为0ns；否则，有冲突时，为负数。 Number of Failing Endpoints（失败端点的个数）
vivado xdc约束基础知识9：关于timing中的clock
时间的诗
04-20 7086
来自：http://xilinx.eetrend.com/article/12625关于timing中的clock时序收敛模型，分析vivado的timing报告对改善和解决timing 问题很有帮助：图1.时序报告信息当使用ultrascaleor ultrascale + 器件时，如果时序不收敛不看下ug949是不合适的。关于逻辑级数、net delay等常用办法已经介绍很多。平衡conges...
【FPGA】几种时序问题的常见解决方法-------2
多喝hot水的博客
04-03 6808
今天准备要开始新的项目了，没想到这么快就要开始了，也就意味着我要从ISE转到VIVADO了。去年用过VIVADO，不过也忘得差不多了，无所谓了，老板开心就好，清明节也加不了班了，就放松一下吧。--------------------------------------------------------------------------------------------------------...
vivado tns为很大的负数
03-25
<think>好的，我现在需要帮助用户解决Vivado中TNS为很大负数的问题。首先，我需要明确TNS的定义。根据引用[1]和[2]，TNS是总的负时序裕量之和，也就是所有违反时序约束的路径的裕量总和。这说明当TNS是一个很大的负数时，意味着有很多路径的时序不满足要求，或者少数路径的违反程度非常严重。 接下来，我需要分析可能的原因。根据引用[3]和[4]，Vivado的时序收敛方法包括约束设置、实现策略选择等。可能的原因包括不合理的时钟约束、逻辑延迟过长、布局布线问题、高扇出网络以及设计本身的架构问题。比如，如果时钟周期设置过短，或者输入输出延迟约束不当，会导致很多路径无法满足时序要求，进而导致TNS很大。 然后是解决方法。引用[3]提到可以尝试不同的实现策略，比如使用不同的布局布线算法，这可能帮助优化时序。另外，优化RTL代码，减少关键路径的逻辑层级，插入流水线寄存器，可能有效。此外，检查时序约束是否合理，尤其是时钟定义和跨时钟域约束是否正确，也是关键步骤。高扇出网络可以通过复制寄存器来降低扇出，减少布线延迟。如果问题依然存在，可能需要重新评估设计架构，比如是否数据路径过于复杂，或者是否可以采用时序更友好的设计方法。 在生成相关问题的时候，需要围绕用户可能遇到的后续问题展开，比如如何分析时序报告，优化高扇出网络的方法，不同实现策略的区别，以及TNS与WNS的关系等。这些问题可以帮助用户更深入地理解和解决时序问题。 最后，需要确保回答结构清晰，分点列出原因和解决方法，并自然地插入引用标记。同时，避免使用Markdown格式，保持回答的中文口语化，但不过于随意，确保专业性和易读性。</think>在Vivado中，当TNS（Total Negative Slack）出现很大负数时，表示存在大量时序违规路径或少数严重违规路径。以下是原因分析与解决方法： ### 一、主要原因 1. **时钟约束不合理** - 时钟周期设置过短，导致逻辑无法在指定周期内完成[^4] - 跨时钟域路径未正确约束，导致时序分析遗漏关键路径 - 输入/输出延迟约束（set_input_delay/set_output_delay）与实际信号特性不匹配 2. **逻辑延迟过大** - 组合逻辑层级过多，形成长链式结构（如$LUT_1 \rightarrow LUT_2 \rightarrow ... \rightarrow LUT_n$） - 关键路径存在复杂运算（如乘法器、除法器未时序优化） 3. **物理实现问题** - 布局布线质量差导致线延迟过大 - 高扇出网络（如复位信号驱动数百个触发器）引起信号传播延迟[^3] ### 二、解决方法 1. **约束优化** - 使用`report_timing_summary`定位违规路径 - 验证时钟定义是否包含`waveform {rise_time fall_time}`参数 - 添加跨时钟域约束：`set_clock_groups -asynchronous -group {clkA} -group {clkB}` 2. **实现策略调整** ```tcl # 尝试不同策略组合 set_property strategy Performance_Explore [get_runs impl_1] set_property STEPS.PLACE_DESIGN.ARGS.DIRECTIVE Explore [get_runs impl_1] ``` 推荐组合策略：`Explore + AdvancedSkewOptimization` 3. **设计优化** - 插入流水线寄存器分割长组合逻辑 ```verilog // 原始代码 always @(posedge clk) out <= (a + b) * c - d; // 优化后 always @(posedge clk) begin reg_stage1 <= a + b; reg_stage2 <= reg_stage1 * c; out <= reg_stage2 - d; end ``` - 使用`MAX_FANOUT`属性控制扇出：`(* MAX_FANOUT = 32 *) reg rst_reg;` 4. **时序例外处理** - 对虚假路径添加约束：`set_false_path -from [get_clocks {clkA}] -to [get_clocks {clkB}]` - 多周期路径约束：`set_multicycle_path 2 -setup -from [get_pins {regA/C}] -to [get_pins {regB/D}]` ### 三、验证流程 1. 运行`report_timing_summary -max_paths 100`获取前100条违规路径 2. 使用`report_high_fanout_nets -fanout_greater_than 50`检查高扇出网络 3. 通过`report_clock_interaction`验证跨时钟域约束有效性
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