verilog-testbench 时钟和复位模板

最新推荐文章于 2024-12-20 20:07:31 发布

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CC 4.0 BY-SA版权

原文链接：http://www.cnblogs.com/yssrf-possible/p/7278628.html

本文介绍了一种基于Verilog的时钟与复位模块设计方法，包括时钟频率定义、复位时间设置及边沿触发实现，并讨论了inout型testbench的写法。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

  /*********************************************
  ** Clocks & Reset
  *********************************************/
  `define CLOCK_FREQ    200e6  //时钟频率
  `define RESET_TIME    100

  reg clk;
  initial clk = 1'b0;
  localparam CLOCK_PERIOD = 1e9/`CLOCK_FREQ;
  always
    #(CLOCK_PERIOD) clk = ~clk;

  reg reset;
  initial begin
    reset = 1'b1;
    #(`RESET_TIME);
    @(posedge clk);
    reset = 1'b0;
  end

边沿触发模板

    @(posedge clk);
    if (o_tvalid) begin
      $display("Test 1 FAILED!");
      $error("o_tvalid still asserted after emptying FIFO!");
      $stop;
    end

inout型testbench的写法

使用相反控制信号inout口，等于两个模块之间用inout双向口互连。
这种方法要注意assign 语句只能放在initial和always块内。 

module test(); 

wire data_inout; 
reg data_reg; 
reg link; 
initial 
begin .......... end  
assign data_inout=link?data_reg:1'bz; 

endmodule