夜半少年的博客

文章目录一、4位半加法器的Verilog实现半加器：加数和被加数为输入，sum与进位为输出。 全加器：加数、被加数与低位的进位数为输入，sum与进位为输出四位半加器：输入为四位加数、四位被加数，输出为四位和数、1位进位。比如：1000+0000=01000，输出“和数为1000、进位为0” 1000+1000=10000，输出“和数为0000、进位...

一、Testbench基本结构通常，Testbench没有输入与输出端口，应包括信号或变量定义、产生激励波形语句、例化设计模块以及监控和比较响应输出语句。module test_bench; //信号或变量定义声明 //使用initial或always语句来产生激励波形 //例化设计模块 //监控和比较输出响应endmodule二、常用产生激...

自动生成testbench模板到项目文件夹simulation里面，后缀为.vt，如下图。在quatusii界面打开.vt文件，进行修改编辑。打开.vht文件一、Testbench基本结构 通常，Testbench没有输入与输出端口，应包括信号或变量定义、产生激励波形语句、例化设计模块以及监控和比较响应输出语句。 module test_benc...

设计之前，我们首先要明白“分频器是什么？为什么要设计分频器？”在硬件电路设计中时钟信号是最重要的信号之一，而在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号，分频器就扮演着这个角色，从而才有了分频器的设计。那好，理解了分频器的大致原理，我们就从最简单的分频器设计开始，逐步深入、触类旁通，带领你设计出实战项目中所需的每一种分频器，得到你想要的分频器（毕竟需要，才想...

导引一个简单的.v程序（与非门的实现）： module nand2_ex1（A，B，F）; //定义2输入与非门电路模块nand2_ex1 input A，b; //A、B为输入端口 output F; //F为输出端口 nand inst1(F, A, B);//调用Verilog内部预定义的门级源语 nand endmodule...

新版本的Quartus II 14.0 的Tools菜单中已经没有“MegaWizard Plug-In Manager”，但改名为“IP CATALOG”了。【Tools】——>【IP CATALOG】——>看右侧栏，enjoy for youself ！有些小伙伴跟着步骤操作了一番，发现怎么狂点【IP CATALOG】没反应，那是为什么呐？因为【IP CATALOG】向导窗口已经打开了，在主窗口右侧栏，嘻嘻~...

一、2ASK调制与解调 2ASK调制 module modulate_2ASK(clk , rst , x, y); input clk,rst; input x; reg [1:0] cnt; reg carry = 0; output y; //wire类型 //第一步：分频得到载波信号序列：carry，（4分频） always@(posedge clk) begin if(!rst) //rst低电平有效：置位为0可以重置cnt、carry.

8421-BCD码 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 ...

系统设计结构框图1、计数器模块设计count.vmodule cout(clk_1, sec, min, hor); input clk_1; reg scarry, mcarry, hcarry; output reg [4:0] hor=23; output reg [5:0] min=51; output reg [5:0] sec=49; always@(posedge clk_1) begin if (sec==6'b111011) ..

顶层主模块：Top layer module，将各个子模块的接口例化并联系起来从属子模块：分频器、计数器、移位序列等等子模块（仅实现子功能）

1、ASK调制（键控法实现）ASK_modulate.vmodule ASK_modulate(clk, start, x, y); input clk; input start; //开始调制的信号 input x; //基带信号（调制前的信号） output y; //调制后的信号 wire y=0; reg [1:0] q; //分频计数器 reg f; ...

4位半加器的实现：module add4(a,b,sum,cout); input [3:0] a,b; //a、b<--输入 output [3:0] sum; //sum-->输出变量 output cout; //cout-->输出变量 assign {cout,sum}=a+b; //a+b，进位保存至cout，和数...

1.1 一个简单的.v程序：module nand2_ex16(a，b，f);//定义2输入与非门电路模块nand2_ex1//模块的外部输入输出端口列表input a,b; //a，b为输入端口output f; //f为输出端口nand inst(f,a,b);/提周门级原语表2.1endmodule1.1.1标识符标识符用于表示电路系统中的模块、寄存器、I/O...