关于systemverilog package的一些用法

本文探讨了SystemVerilog中的包(package)导入(import)机制,特别是关于如何从一个包间接导入另一个包的内容,并通过示例说明了在特定情况下是否可以直接访问被间接导入的类。

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systemverilog里面的package有点类似C++中的名字空间namespace。

通过import package可以获得package里面声明的类型或变量。

但当package里面也import了别的package的话,是否可以获得内部import package声明的类型或变量呢?

例如:

package A;

  class c_a;

    ...

  endclass

endpackage

 

package B;

  import A::;

endpackage

 

package C;

  import B::;

endpackage

在package C中能否见到c_a?

在package C中无法直接用c_a。

转载于:https://www.cnblogs.com/lybinger/p/5257677.html

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