ZYNQ 之PS 和PL 互联技术之AXI

最新推荐文章于 2025-05-07 13:30:00 发布
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分类专栏： FPGA zynq xilinx
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本文介绍了ZYNQ芯片中PS（处理系统）与PL（可编程逻辑）的互联技术——AXI协议，包括AXI-LITE、AXI4和AXI4-Stream三种总线的特性。AXI4-Stream适用于连续流数据传输，而AXI-HP和AXI-GP接口则分别用于高性能和通用传输。文中还提及了AXI-DMA、AXI-FIFO-MM2S等AXI接口IP的功能，用于不同类型的内存到PL的数据传输。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1. ZYNQ 概述

2.  AXI 概述

AXI (Advanced eXtensible Interface)是xilinx 从6系列fpga开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。主设备和从设备之间通过握手信号建立连接。当从设备准备好接收数据时，会发出ready信号。当主设备的数据准备好时，会发出和维持VALID信号，表示数据有效。数据只有在valid 和ready信号都有效的时候才开始传输。  

    在zynq中，支持AXI-LITE，AXI4 和AXI Stream 三种总线。

AXI4-lite :

  具有轻量级，结构简单的特点，适合小批量数据、简单控制场合。不支持批量传输，读写时一次只能读写一个字（32bit）。主要用于访问一些低速外设和外设的控制。

AXI4:和AXI4-lite差不多，只是增加了一项功能就是批量传输，可以连续对一片地址进行一次性读写。也就是说具有数据读写的burst功能。

AXI4-Stream : 这是一种连续流接口，不需要地址线（很像FIFO，一直读或一直写就行）。对于这种没有地址必须有一个转换装置，列如AXI-DMA模块来实现内存映射到流的转换接口。

在zynq芯片内部，使用硬件实现了A

最低0.47元/天 解锁文章
ZYNQ第六章-PS与PL数据交互第一篇
m0_56222647的博客
03-27 7136
写代码的时候需要注意一点，在平时我们使用BRAM时候，如果位宽为32，那么地址加一时候的单位是以4字节为单位，但是在BD里面通过AXI BRAM CTRL去控制BRAM的时候，地址加一对应的是一个byte数据，我们位宽为32，那么写一个数据，地址就应该加32/8，也就是4。读完数据延时5ms后PS端在BRAM地址40-79当中写入40byte数据，一次写入32bit，所以地址一次加4.PL端在BRAM地址0-39写入十个从0开始的递增数据，然后让PS端去读。
FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”
oldmoney
04-25 807
本文主要介绍Zynq UltraScale+ MPSoC系列器件的PS-PL之间互连的AXI总线接口。 Zynq MPSoC系列器件的AXI总线结构如下图所示： PS侧可以使用PS-PL AXI接口调用PL侧的硬件加速器等接口。这种互连属于高带宽、低延迟的连接方式。 Zynq MPSoC提供了12个PS-PL AXI端口，详细如下表所示： vivado里面也是12个PS-PL Interfaces可以使用。 这些PS-PL接口的主要特性如下： High-performance AXI4 inter
【ZYNQ】PS和PL数据交互丨AXI总线（主机模块RTL代码实现）
电子德彪西的博客
04-18 6747
AXI总线是ARM公司提出的片内高速总线协议，具有读写通道分离、高带宽、高可靠性、底延迟等特点。本文尝试分析AXI总线的应用场景和时序特点，并以一种情况为例用RTL代码实现了AXI4总线接口协议 。
[AXI] AXI Interconnect
最新发布
S&Z3463的博客
05-07 1901
AXI Interconnect IP（PG059）是一款功能强大的 AXI 互联软核，专为 AXI4、AXI3 和 AXI4-Lite 协议设计，提供多主多从的灵活路由功能。其通过模块化设计（Crossbar、Data Width Converter、Clock Converter 等），支持协议转换、宽度转换、时钟域转换和稀疏连接，结合高性能仲裁和流水线优化，广泛应用于多核处理器系统、视频处理、信号处理和 SoC 集成等领域。
axi ps读写pl_AXI性能监控：图像处理SoC开发
weixin_42358594的博客
01-07 266
背景图像处理在机器视觉、自动驾驶、深度学习的广泛应用使得其对运算速度以及运算精度的要求越来越高，寻常CPU+GPU的模式由于其不便携以及冗杂性使得在计算机上进行图像处理迎来了瓶颈。随着类似赛灵思zynq这一类兼具ps和pl的新型FPGA(准确应该叫SoC)的兴起，其高带宽、高精度、低延迟，以及相比传统集成芯片的可重塑性，使得图像处理在SoC开发应用中越来越流行。为了方便外设控制，就需要在...
VIVADO+ZYNQ7000入门四，PS与PL的AXI总线通信
malcolm_110的博客
09-11 7932
快速索引目标预备知识工程实例 目标 你好！ 预备知识 我们 工程实例 创建一个空白工程，创建过程可以参考这里 https://blog.youkuaiyun.com/malcolm_110/article/details/107222944 Creak block design 添加zynq block 添加一个AXI_GPIO模块 添加点击自动布线 在弹出窗口中打勾 效果如下，我们可以看到系统会自动添加了一个AXI转换器，一端连接到了ARM核，一端连到了AXI的设备上，我们这里用的是
PS 和 PL 互联技术之AXI接口
boayel的博客
01-26 3625
（一）AXI接口 如何设计高效的 PL 和 PS 数据交互通路是 ZYNQ 芯片设计的重中之重。AXI 全称 Advanced eXtensible Interface，是 Xilinx 从 6 系列的 FPGA 开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。在 ZYNQ 中继续使用，版本是 AXI4，所以我们经常会看到 AXI4.0， ZYNQ 内部设备都有 AXI 接口...
南京观海微电子---AXI总线技术简介——ZYNQ PS和PL的互联技术
m0_72563973的博客
02-25 1414
对于这类接口，FPGA不能通过上面的内存映射方式来控制模块，必须有一个接口转换模块，例如AXI-DMA模块来实现内存映射（AXI4-Lite/AXI4）到流式接口（AXI4-Stream）的转换。AXI协议严格的讲是一个点对点的主从接口协议，当多个外设需要互相交互数据时，需要加入一个AXI Interconnect模块，也就是AXI互联矩阵，作用是提供将一个或多个AXI主设备连接到一个或多个AXI从设备的一种交换机制（有点类似于交换机里面的交换矩阵）。
ZYNQ PS和PL交互
Qqyangleiyu的博客
12-08 718
AXIM_GP:属于AXI-lite协议。适用于少量数据一般不用AXI-FIFO作为数据交互，因为互联模块本身也有FIFO（但是空间小）。大量数据其实也就不用这种方式。
ZYNQ MPSOC之PL与PS数据交互及数据共享
toonyhe的博客
04-22 1045
XILINX ZYNQ 以及 ZYNQ MPSOC主要优势在于异构 ARM+FPGA。其中关键非常关键的一点使用了 AXI 总线进行高速互联。而且这个 AXI 总线是开放给我们用户使用的。在前面的文章中我们详解了AXI总线、AXI-STREAM等总线，其中都使用到了 AXI 总线对 FPGA 部分的 IP 互联到 AXI 总线，因为ARM的CPU也是互联到AXI 总线，这样 FPGA 和 ARM 就可以交互数据了。
AXI总线技术简介——ZYNQ PS和PL的互联技术
BIGMAC的博客
11-02 5981
AXI总线技术简介——ZYNQ PS和PL的互联技术1.AXI总线介绍2.AXI协议通道介绍3.ZYNQ芯片内部的AXI总线4.常用AXI接口IP介绍5. 多个AXI接口互联交互 1.AXI总线介绍 AXI全称Advanced Extensible Interface，是Xilinx从6系列的FPGA开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。AXI协议在Xilinx的ZYNQ系列芯片中继续使用，协议版本是AXI4。 ZYNQ为Xilinx推出的首款将高性能ARM Cortex-A9
ZYNQ通过PS访问PL端BRAM例程
05-28
在本例程中，在 PL 端设计了 1 个 4KB（位宽 32，深度 1024）的 BRAM。首先， PS 通过 M_AXI_GP 口向 BRAM 中 1024 个地址依次存入 1024 个 32 位的数据。 PS 每向 BRAM 完成写入 1 个 32 位数据后通过 AXI GPIO 输出 1 个 上升沿信号， PL 捕获上升沿后立即将 PS 写入的 32 位数据读出，然后加 2，再存入原地址中。存储完成后， PL 通 过 AXI GPIO 向 PS 输入 1 个翻转信号，每翻转 1 次， AXI GPIO 便向 PS 触发 1 次中断。 PS 触发中断后，再从 BRAM中读出该数据，判断是否被加了 2，若不一致，则报错。
ZYNQ芯片AXI 协议和PL和PS接口互联
chinamaoge的博客
03-02 3812
AXI 协议 Zynq可扩展平台的性能不仅在于PS与PL的功能强大，最大的优势在于能把二者联合起来使用以形成完整体系。其中，起到至关重要作用的就是通过AXI总线协议实现两部分的紧密联合。 在介绍AXI协议之前先介绍先进的微控制器总线结构（Advanced Microcontroller Bus Architecture，AMBA）。AMBA是一个开放标准，概述了如何在SoC中连接和管理...
P2中ZYNQ的PS控制PL端LED
weixin_39813867的博客
10-29 2731
第一个ZYNQ的实验，用于熟悉开发环境和板卡，通过GPIO控制LED，由于P2在ps端没有LED，所以需要通过axi总线控制PL端LED。 1、参考设计 参考的是黑金的《PL 端和 PS 端的协同设计流水灯实验 》。 2、新建工程 新建一个工程，选择zynq的FPGA，然后Create Block Design，然后右击Add ip，输入zynq，如下图所示： 然后更改里面配置，首先...
Zynq-PS-SDK(6) 之 AXI GPIO
StephenZhou
04-07 1884
目录 1、Block Design 2、Generate top level 3、Add constraints & Bitstream 4、Export Hardware 5、Software driver 5.1、Datasheet 5.2、Code 前面说过 PS 端可以使用 EMIO 来映射 IO，进而使用到 PL 端的 IO 口，另外一种办法就是使用 AXI 总线互联，在 PL 端实现一个逻辑，通过 AXI 总线进行配置和访问，这里先以一个最简单的 IO 控制为例； .
zynq中PL与PS间的交互方式
wsh1666的博客
11-17 738
1.4在Design Source中选择.bd文件，先选择Generate Output Products（生成.bd文件对应的网表文件），再选择Create HDL Wrapper（给.bd文件加一个verilog顶层）。2.3在Design Source中选择.bd文件，先选择Generate Output Products（生成.bd文件对应的网表文件），再选择Create HDL Wrapper（给.bd文件加一个verilog顶层）。，配置需要的宽度，配置对应bank的电压。
FPGA - 基于自定义AXI FULL总线的PS和PL交互
博客
04-20 2000
在这里，实现了基于Axi_full的PS和PL交互，详细介绍了AXI_GP、AXI_HP和AXI_ACP接口。t=N7T8t=N7T8FPGA - ZYNQ 基于EMIO的PS和PL交互https://blog.youkuaiyun.com/weixin_46897065/article/details/137865852?
ZYNQ7020：PS控制PL动态调整PWM占空比
xikangsoon的博客
06-22 2643
ZYNQ7020芯片要发挥双处理器的协同作用，就要PS通过AXI总线来动态控制PL。要实现这个功能，就要创建一个IP核，PS端通过对寄存器地址的读写来实现对PL的控制。
【ZYNQ-7000开发之九】使用VDMA在PL和PS之间传输视频流数据
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RZJMPB的博客
01-14 2万+
VDMA可以把AXI4-Stream 类型的视频流通过S2MM，写入到DDR3中，反之也可以通过MM2S读入到VDMA接口的外设中。通过内嵌FPGA逻辑分析仪进行观察数据。
zynq7020 PLPS中断
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Zynq-7000系列器件集成了可编程逻辑（PL）和处理系统（PS），两者之间通过AXI互联结构通信。当PL中的外设触发中断时，这些信号会传递给PS中的中断控制器。为了使这一过程顺利工作，必须正确配置PL到PS的中断路径。 ...
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