ZYNQ PL采集AD7606数据PS LWIP发送

一，传输设计：

1，PS 通过 AXI GPIO IP核启动 PL 不间断循环构造64bit 位宽的 0～1023 的数据，通过 AXI DMA IP 核，PS的 Slave AXI GP 接口传输至 PS DDR3 的乒乓缓存中。PL 每发完一次 0～1023，AXI DMA IP 核便会产生一个中断信号，PS 得到中断信号后将 DDR3 缓存的数据通过乒乓操作的方式由 TCP协议发 送至 PC 机。

2，16bit 200K 8 路 ADC 经过 PL 采集 送入 128bit 的 FIFO，之后通过 DMA 模块送入 DDR,PS 部分接收到中断信号后，启动 LWIP 的 TCP 传输，把一包数据发送出去。控制信号通过以太网口或者串口发送给ZYNQ控制启停和复位，由此验证传输数据的对与错。

二，整体vivado设计

1，信号为 adc_capture_en_reg2 使能 ADC 采集，ad_data_valid 代表 ADC 数据有效。顶层文件：

`timescale 1 ps / 1 ps

module axidma_tcp_demo_wrapper