Vivado仿真卡在executing analysis and compilation step阶段

最新推荐文章于 2025-04-24 17:23:19 发布
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#fpga开发

在使用Vivado进行仿真时遇到执行分析和编译步骤卡死的问题，表现为仿真启动后无法继续。解决方案包括重置设置、清理工作空间等。通过点击设置中的'Restore'按钮，关闭并重新打开工程可以解决此问题，实现正常仿真流程，如图所示。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

目录

一、问题描述

二、问题现象

三、解决办法

1. 解决办法一（临时解决）

2.解决方法二（终极解决）

3.解决方法三（终极解决）

四、正常仿真

一、问题描述

用Vivado进行仿真时，卡在executing analysis and compilation step阶段，无法继续进行仿真。

二、问题现象

1，vivado正常仿真后，重启仿真（relaunch_sim ）。如下图，vivado卡在launching simulation steps阶段，无法继续进行仿真。

2.关闭vivado仿真，重新仿真（launch_simulation ）。vivado卡在executing analysis and compilation step阶段，无法继续进行仿真。

三、解决办法

1. 解决办法一（临时解决）

2.解决方法二（终极解决）

3.解决方法三（终极解决）

重置设置，如下框中，点击“Restore”按钮，然后关闭Vivado，重新打开工程进行仿真即可。

四、正常仿真

正确现象如下图：

使用vcs配合vivado进行仿真
05-11
在本文中，我们将详细探讨使用VCS（Virtuoso Cycle Simulator）配合Vivado进行仿真的方法和步骤。 首先，让我们了解什么是VCS。VCS是一种功能强大的仿真工具，广泛应用于数字电路设计和验证领域。它能够模拟数字...
基于MIPS多周期CPU设计报告，含代码与vivado仿真截图
11-26
通过编写Verilog或VHDL代码，我们可以创建CPU的逻辑模型，并使用Vivado进行仿真，以确保其在各种输入条件下都能正确工作。仿真截图可以清晰地展示CPU在执行特定指令序列时的行为，帮助找出潜在的设计错误。 **5. ...
Vivado使用modelsim仿真时卡在Executing analysis and compilation step解决方法
weixin_42103223的博客
08-30 897
在文件管理器中打开Vivado工程，将下图红圈中的四个文件夹删掉，然后在Vivado中重新仿真即可。
Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决
YprgDay的博客(Yuan make progress everyday)
07-16 1586
Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决。
Vivado与Modelsim联合仿真卡在Executing analysis and compilation step...
最新发布
weixin_55949063的博客
04-24 366
Vivado与Modelsim联合仿真卡在Executing analysis and compilation step…，调不出Modelsim。
Vivado联合modelsim仿真卡在executing analysis and compilation step阶段
qq_43811597的博客
10-29 3622
三、如果上面步骤都对了，还是不行，就点击setting里面的restore，然后重新打开工程，或者将仿真题改成vivado自带的，跑一遍仿真，如果还是不行，那只能说没救了，但是一般如果vivado的仿真跑不出来，肯定是仿真文件有错，就去按照提示改一下，然后能跑之后，再去换回modelsim就可以。总的来说，vivado联合modelsim有问题，一般只有两个方面，仿真文件有错，但没有报错，可以在modelsim里面单独打开仿真文件，编译一下，一般也就会发现了。
Vivado仿真卡在Executing analysis and compilation step
m0_37753944的博客
01-27 3424
Vivado仿真卡在Executing analysis and compilation step循环不出去，检查是否有vivado报不出来的低级语法错误，还是不行，把sim文件里的sim_1文件删了，重新跑就好了
解决Vivado与modelsim仿真卡在Executing analysis and compilation step
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xilinx vivado的五种仿真模式和区别
01-19
本文介绍一下Xilinx的开发软件 vivado 的仿真模式， vivado的仿真暂分为五种仿真模式。 分别为： 1. run behavioral simulaTIon-----行为级仿真，行为级别的仿真通常也说功能仿真。 2. post-synthesis funcTIon ...
使用 Verilog 语言和 Vivado 仿真器在 FPGA （Zedboard） 上实现 OFDM 发射器的
08-28
此 repo 是关于使用 Verilog 语言和 Vivado 仿真器在 FPGA （Zedboard） 上实现 OFDM 发射器的 该项目有 3 毫石：首先是单独的 OFDM Tx，它的带宽为 36 KHz，从零频率开始 其次是 Up 转换器和 Up 采样器，其中心频率...
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本项目“project_2MUX1_vivado四选一选择器仿真_vivado二选一_vivado仿真_vivado四选一_使用Verilog”是基于Vivado平台，使用Verilog硬件描述语言实现四选一选择器（4-to-1 multiplexer）的设计与仿真。 Verilog是...
Vivado 2020.1 仿真时卡在executing simulate step
ChaosSon的博客
05-16 4021
最近使用vivado 2020.1自带的仿真工具进行仿真时，发现软件会卡在“executing simulate step”的步骤，并且此时系统无法进行其他工作（例如打开matlab，甚至是Edge浏览器）。与此同时，能够正常地编译工程，生成bit流文件。 已经尝试的网络上推荐的方法包括： 重装Vivado；删除appdata/local/temp 中的相关文件；清理磁盘空间；直接打开xpr文件而非使用Vivado打开。以上方法均告失败。 尝试重新建立一个工程的方法，此时可以在仿真时打开别的软件（不排
Vivado与modelsim仿真卡在Executing analysis and compilation step
qq_52194830的博客
02-22 975
原因：代码中存在错误！！！ 从上图所示处查看报错信息。
Vivado与modelsim仿真卡在Executing analysis and compilation step界面的问题
sunyang5290980232的博客
05-12 5469
用notepad++写完代码可能只会提示一些基本的语法报错，对于有些潜在的语法错误，vivado软件并不会报出错误，这时如果想在vivado界面调用modelsim仿真，则会一直卡在图1界面。 不能进到modelsim界面，出项这种情况很有可能是语法错误，一定要反复检查语法报错。 解决办法之一：在modelsim软件中，可以检测出这些错误，将工程中的所有源文件，添加到编译源文件中，点击编译，如图2所示 如果语法有误，则会报出错误，按照说明找到对应错误位置；如果语法正确，则会报出图3中的编译成功
解决Vivado仿真卡在executing simulate step
Monster_Kee
06-28 1万+
解决vivado仿真卡死在executing simulate step
Vivado2021.2仿真时一直卡在Executing analysis and compilation step...的解决办法之一
chengding0389的博客
09-19 600
tb文件中包含了一个未定义的reg类型数据，并未在console中出现任何error或者warning，需要在编写代码中注意。
vivado2020.1 & modelsim 2020.4 联合仿真出错个例
followless的博客
08-25 1002
1： 安装了vivado2020.1 &modelsim 2020.4，设置tools选择仿真工具是modelsim后，可以打开。那么就把独立modelsim仿真的工程文件夹，在xx.sim\sim_1的wordk文件夹和.mpf文件删掉。3：那么尝试修改modelsim.ini，方法就是把生成库里面modelsim.ini相关地方拷贝到modelsim安装目录下的modelsim.ini对应地方（此文件该地方是空的）首先vivado和modelsim是有版本关联的。
vivado常见问题总结
dalingertong的博客
03-21 1401
1.仿真时一直卡在下图步骤。参考连接方法二可解决。
vivado硬件仿真没输入
03-18
### Vivado硬件仿真没有输入的解决方案 在Vivado中进行硬件仿真时，如果发现仿真波形没有任何输入信号变化或者始终处于未知状态（`X`），可能是由于以下几个原因引起的： #### 1. **测试平台未正确配置** 如果测试平台（Testbench）未能正确驱动待测模块（DUT, Design Under Test）的输入端口，则可能导致仿真无任何有效输入。需要确保测试平台中的激励源能够正确初始化并动态改变输入值。 - 测试平台应包含初始块以设置默认值，并通过事件触发更新这些值。 ```verilog initial begin reset = 1; // 初始化复位信号 clk = 0; // 初始化时钟信号 #10 reset = 0; // 经过一定延迟释放复位 forever #5 clk = ~clk; // 创建周期为10ns的时钟信号 end always @(posedge clk) begin input_signal <= $random % 2; // 随机生成输入数据 end ``` 上述代码片段展示了如何利用Verilog中的 `initial` 和 `always` 块来创建基本的时序逻辑以及随机化输入[^1]。 #### 2. **信号竞争或冲突** 当多个驱动器试图控制同一个信号时，可能会导致该信号进入不确定状态 (`X`)。这通常发生在使用双向总线 (bidirectional buses) 或者三态门的情况下。可以通过检查网表文件 (.ngc/.edif)，确认是否有多个源头尝试修改同一根导线的状态。 对于涉及 `inout` 类型端口的情况，需特别注意其方向切换机制是否合理实施。例如，在实现 I²C 协议时，某些版本的 Vivado 可能存在难以综合此类结构的问题[^3]。此时建议改用单向替代方案或将相关部分移至顶层外部处理。 #### 3. **编译分析阶段停滞** 若项目构建过程中长期停留在 “Executing analysis and compilation step”，则可能影响最终生成的结果质量，间接造成后续仿真的异常表现。针对这一现象已有具体应对措施描述可参见特定论坛讨论帖[^2]。 推荐按照官方文档指示重新整理工程目录结构、清理临时产物后再试运行一次全流程操作。 --- ### 总结注意事项 综上所述，要解决Vivado硬件仿真缺乏实际输入的现象可以从完善testbench脚本入手，同时排查是否存在多路竞相争夺资源的情形；另外也要留意整个EDA工具链执行效率方面潜在隐患的影响因素。 ```python def check_vivado_simulation(): """ A function to simulate checking the status of a Vivado simulation. This is purely illustrative and does not perform any real checks. """ print("Checking test bench configuration...") print("Inspecting signal conflicts within design hierarchy...") print("Monitoring build process progress during synthesis phase...") check_vivado_simulation() ```
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