【FPGA】深入解析24LC04B EEPROM的IIC时序与FPGA驱动设计实战【附源码】

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原创最新推荐文章于 2026-08-27 20:29:13 发布 410 阅读 AI 写同款· GEO 优化 ›

CY7C68013A USB2.0高速采集实战：硬件设计到固件调试全解析 USB2.0高速接口在数据采集、仪器仪表和FPGA调试等场景中依然占据重要地位，其480Mbps的物理带宽背后隐藏着协议开销、端点调度和缓冲机制等复杂原理。掌握批量传输、端点FIFO和Slave FIFO接口的工作方式，是理解高速数据传输链路的关键。CY7C68013A作为经典的EZ-USB FX2LP控制器，以极简的8051内核配合硬件FIFO直通架构，实现了无需CPU干预的高吞吐数据搬运，成为众多开源逻辑分析仪和采集设备的选择。本文从USB2.0协议基础切入，系统讲解CY7C68013A的电源设计、晶振阅读详情

1. 深入理解24LC04B EEPROM与IIC协议基础

大家好，今天我们来聊聊FPGA驱动24LC04B EEPROM的那些事儿。我做了十多年的FPGA和嵌入式开发，第一次用FPGA驱动IIC设备时也踩过不少坑，特别是时序控制这块，稍有不慎就会导致数据读写失败。24LC04B是Microchip公司生产的一款4Kbit容量EEPROM，采用IIC总线通信，在很多需要非易失性存储的场景中都很有用。

IIC协议是一种简单却精巧的串行通信协议，只需要两根线——SDA（数据线）和SCL（时钟线）。所有设备都通过这两根线连接，形成"线与"逻辑。这意味着任何设备都可以将线路拉低，但只有所有设备都释放总线时，线路才会被上拉电阻拉高。这种设计让IIC支持多主多从的架构，非常灵活。

在实际项目中，我发现很多初学者最容易混淆的是数据有效性和起始/停止条件的时序关系。根据IIC规范，数据必须在SCL高电平期间保持稳定，只有在SCL低电平时才能变化。而起始条件定义为SCL高电平期间SDA从高到低的跳变，停止条件则是SCL高电平期间SDA从低到高的跳变。这种设计确保了信号的明确性，避免了误判。

24LC04B支持标准模式（100kHz）和快速模式（400kHz）两种速度。我在实际测试中发现，虽然理论上可以跑到400kHz，但在FPGA设计中最好留一些余量，特别是长距离传输时。这款EEPROM内部结构分为两个256×8的存储块，通过控制字节中的块选择位来访问不同的块。

2. 24LC04B关键时序参数与设计考量

要可靠地驱动24LC04B，必须深入理解其时序特性。根据数据手册，这款EEPROM有几个关键参数需要特别注意，我在第一次设计时就因为忽略了这些细节而调试了很久。

时钟高低电平的最小持续时间是必须满足的硬性要求。在100kHz模式下，高电平至少需要维持4μs，低电平至少需要4.7μs。而在400kHz快速模式下，高电平最少需要600ns，低电平最少需要1300ns。如果FPGA产生的SCL时钟不符合这些要求，EEPROM可能无法正确识别信号。

SDA输出有效时间也是一个容易出问题的地方。从SCL下降沿到SDA数据有效，最大延迟为900ns。这意味着在读取数据时，FPGA需要在SCL下降沿后等待足够时间再采样SDA线，否则会读到不稳定数据。我通常会在SCL下降沿后等待1μs再采样，这样更加保险。

写循环时间是另一个需要特别注意的参数。每次写入操作后，EEPROM需要最多5ms时间将数据从缓冲区写入非易失性存储单元。在这期间，EEPROM不会响应任何操作请求。如果在这段时间内尝试访问EEPROM，将会收到NACK（非应答）信号。我的做法是在每次写操作后添加5ms的延时，确保写入完成。

在实际PCB布局中，上拉电阻的选择也很重要。IIC总线需要上拉电阻，典型值在2.2kΩ到10kΩ之间。电阻值太大会导致上升沿太慢，影响高速通信；太小则会增加功耗和电流消耗。我一般根据总线电容和通信速度选择4.7kΩ的电阻，这个值在大多数情况下都能良好工作。

3. FPGA驱动架构设计与模块划分

设计FPGA驱动24LC04B时，我习惯采用分层架构，将功能模块化。这样不仅便于调试，也提高了代码的可重用性。整个系统通常包含以下几个核心模块：顶层模块、IIC控制器模块、IIC驱动模块以及外围接口模块。

顶层模块负责协调各个子模块的工作，就像乐队的指挥一样。它接收外部的读写请求，然后将任务分配给相应的模块执行。在我的设计中，顶层模块还负责处理用户输入（如按键）和与PC的串口通信。这种设计使得整个系统更加灵活，易于扩展。

IIC控制器模块是系统的大脑，它实现了复杂的状态机来管理各种读写操作。这个模块需要理解24LC04B的操作序列，并能根据当前操作类型生成正确的命令流。例如，单字节写操作需要依次发送控制字节（写）、字地址和数据字节；而随机读操作则需要先发送控制字节（写）和字地址，然后发送重复起始条件和控制字节（读），最后读取数据。

IIC驱动模块是真正与物理总线交互的部分，它负责产生符合IIC协议的波形。这个模块需要精确控制SCL时钟的生成和SDA数据线的时序。我通常使用状态机来实现这个模块，状态包括空闲、起始、数据传输、应答、停止等。每个状态都对应着特定的时序行为，确保符合IIC规范。

外围接口模块包括串口通信和按键处理等。串口模块负责与PC通信，允许从上位机发送数据和命令，以及将读取的数据传回PC显示。按键模块则提供本地控制接口，通过物理按键触发不同的操作模式。在我的实现中，使用了三个按键分别触发单字节写、页写和顺序读操作。

4. IIC驱动模块的详细实现与状态机设计

IIC驱动模块是整个设计的核心，它直接决定了与EEPROM通信的可靠性。我采用状态机的方式实现这个模块，定义了7个主要状态：IDLE（空闲）、START（起始）、WR（写）、RD（读）、ACK（应答）、NACK（非应答）和STOP（停止）。

时钟生成是驱动模块的基础。我使用一个计数器来产生精确的SCL时钟，假设系统时钟为50MHz，要产生400kHz的IIC时钟，需要设置计数器的终值为125（50M/400k）。通过调整计数器的比较点，可以控制SCL高低电平的比例，满足时序要求。

数据传输状态负责逐位发送或接收数据。在写模式下，模块根据当前位计数器选择数据字节中的相应位，在SCL低电平期间设置SDA线，确保在SCL上升沿时数据稳定。在读模式下，模块在SCL高电平期间采样SDA线，并将结果存储到接收缓冲区。

应答处理是确保通信可靠的关键环节。每传输完一个字节后，接收方需要在第9个时钟周期拉低SDA线作为应答。在FPGA作为发送方时，需要释放SDA线并检测是否被拉低；作为接收方时，则需要在适当的时候拉低SDA线表示正确接收。

在实际编码中，我使用了参数化设计，方便调整时序参数：

parameter SCL_PER = 125;          // SCL周期计数值（400kHz）
parameter SCL_PER_HALF = 62;      // 半周期计数值
parameter SCL_PER_LOW_HALF = 31;  // 低电平半周期
parameter SCL_PER_HIGH_HALF = 94; // 高电平半周期

这种参数化设计使得时序调整变得非常简单，只需要修改参数值就能适应不同的通信速度。我还添加了时序检查功能，如果检测到违反IIC时序的情况，会产生错误标志，便于调试。

5. 控制器模块的状态机与操作序列

控制器模块是上层应用与底层驱动之间的桥梁，它需要将高级操作（如单字节写、页写、随机读等）翻译成一系列底层IIC命令。我为此设计了一个复杂的状态机，能够处理多种操作模式。

单字节写操作需要三个步骤：发送控制字节（写）、发送字地址、发送数据字节。控制器状态机依次进入这三个状态，每个状态完成后等待驱动模块的完成信号，然后再进入下一个状态。这种设计确保了操作的有序性，避免了时序冲突。

页写操作稍微复杂一些，允许一次性写入最多16字节数据。控制器需要先发送控制字节和起始地址，然后连续发送多个数据字节。这里需要注意地址指针的自动递增特性——每接收一个字节，内部地址指针会自动加1。当超过页边界时，地址会回绕到页开头，可能导致数据覆盖。

随机读操作是最复杂的序列，需要四个步骤：发送控制字节（写）、发送字地址、发送重复起始条件、发送控制字节（读）并读取数据。这种操作模式允许读取任意地址的数据，而不受当前地址指针的限制。

顺序读操作在随机读的基础上扩展，可以连续读取多个字节。读取每个字节后，需要发送ACK信号（最后字节除外），EEPROM会自动递增地址指针并准备下一个字节。这种模式适合读取连续存储的数据，效率很高。

在我的实现中，使用计数器来跟踪当前操作步骤：

reg [3:0] cnt_alt;  // 操作步骤计数器

always@(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        cnt_alt <= 0;
    end
    else if(state_c == IDLE) begin
        cnt_alt <= 0;
    end
    else if(状态转移条件) begin
        cnt_alt <= cnt_alt + 1'd1;
    end
end

这种计数器的设计使得状态机能够根据当前步骤选择不同的命令和数据，实现了复杂操作序列的管理。

6. 实际开发中的调试技巧与常见问题解决

在实际开发过程中，调试IIC通信可能会遇到各种问题。根据我的经验，大多数问题都源于时序不匹配或信号完整性问题。下面分享几个实用的调试技巧和常见问题的解决方法。

使用示波器分析波形是最直接的调试方法。通过观察SDA和SCL的实际波形，可以检查时序参数是否符合要求，特别是起始/停止条件、数据建立时间和保持时间。我建议同时捕获两条信号线，并设置触发条件为起始条件或停止条件，这样更容易找到问题所在。

添加虚拟应答是一个有用的调试技巧。在开发初期，可以先让FPGA在应该收到ACK的位置自动假设收到了ACK，继续执行后续操作。这样可以先验证基本通信流程，然后再逐步完善ACK/NACK的处理逻辑。

速度逐步提升策略也很有效。开始时先使用较低的通信速度（如100kHz），确保基本功能正常后再逐步提高速度。这样可以在遇到问题时更容易定位是速度相关的问题还是基本逻辑问题。

信号完整性问题常常被忽视。长导线、不良接触或强干扰环境都可能导致通信失败。我遇到过因为SCL线太长导致上升沿太慢，无法满足高速模式要求的情况。解决方法包括缩短导线、减小上拉电阻值或在FPGA端使用更快的驱动强度。

编写仿真测试平台是预防问题的有效手段。在实际下载到FPGA前，先通过仿真验证设计是否正确。我可以模拟EEPROM的行为，检查FPGA发出的信号是否符合预期。这种方法的优点是可以在各种边界条件下测试，而不用担心损坏硬件。

最后，耐心和系统性的调试方法是关键。遇到问题时，不要盲目尝试，而应该有计划地逐个排查可能的原因：先从最简单的操作开始测试，确保电源和复位信号正常，然后检查时钟生成是否正确，再验证数据传输过程，最后处理异常情况。

7. 完整源码解析与实现细节

现在让我们深入看看FPGA驱动24LC04B的完整实现代码。我将重点讲解几个关键模块的设计思路和实现细节，帮助大家更好地理解和应用这些代码。

顶层模块（i2c_eeprom.v）主要负责实例化和连接各个子模块。它接收按键输入和串口数据，根据操作模式调用相应的功能。按键输入经过消抖处理后，作为触发不同操作的信号。串口模块负责与PC通信，使得可以从上位机发送数据和命令。

IIC驱动模块（i2c_driver.v）是整个系统的核心，它实现了精确的IIC时序控制。模块使用状态机来管理通信过程，状态包括IDLE、START、WR、RD、ACK、NACK和STOP。每个状态下，模块都会根据计数器的值精确控制SDA和SCL的电平变化。

// SCL时钟生成
assign scl = (add_cnt_scl && cnt_scl <= SCL_PER_HALF-1) ? 0 : 1;

// 数据读取
always@(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        r_data_tmp <= 0;
    end
    else if(state_c == RD && cnt_scl == SCL_PER_HIGH_HALF-1) begin
        r_data_tmp[7-cnt_bit] <= sda_in;
    end
end

控制器模块（i2c_ctrl.v）实现高级操作到底层命令的转换。它包含一个状态机，能够处理单字节写、页写、随机读和顺序读四种操作模式。对于每种操作，模块都会生成相应的命令序列，并管理操作步骤之间的转换。

// 单字节写操作序列
case(cnt_alt)
    0: begin  // 发送控制字节（写）
        cmd <= 0;
        wr_data <= 8'ha0;
        start <= 1;
    end
    1: begin  // 发送字地址
        cmd <= 1;
        wr_data <= 8'hf0;
        start <= 1;
    end
    2: begin  // 发送数据字节
        cmd <= 2;
        wr_data <= q_fifo;
        start <= 1;
    end
    default: ;
endcase

串口模块（uart_rx_byte.v和uart_tx_byte.v）实现与PC的通信功能。接收模块负责从串口读取数据并存储到FIFO中，发送模块负责将读取的EEPROM数据发送回PC。这两个模块使用标准的UART协议，波特率为115200。

按键消抖模块（key.v）处理物理按键输入，消除机械开关的抖动影响。它使用状态机和计时器来确保只有稳定的按键信号才会被识别为有效输入，避免了因开关抖动导致的多次触发问题。

通过这些模块的协同工作，FPGA能够可靠地对24LC04B EEPROM进行读写操作。在实际应用中，可以根据具体需求调整参数和功能，例如增加错误重试机制、添加写保护功能或支持更多的EEPROM型号。