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原创 【FPGA】spi协议
CPOL 参数规定了空闲状态(CS_N 为高电平,设备未被选中)时 SCK 时钟信号的电平状态,(0:低 1:高);它以主从方式工作,这种模式通常有一个主设备和一个或多个从设备,需要至少4根线,这四条线分别是MISO(主设备数据输入)、MOSI(主设备数据输出)、SCLK(时钟)、CS(片选),事实上3根也可以(单向传输时)。(4)CS – Chip Select,片选信号线,用于选择需要进行通信的从设备,由主设备控制,有多少个从机就有多少条片选信号线,选择从机时,直接将相应的从机设备片选信号拉低即可。
2023-08-10 20:32:02
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原创 Visio:去掉自动连接、画布虚线去除方法
关于Visio 取消自动连点与Visio画布虚线去除的方法,此为笔者自己摸索的一个方式,笔者使用的Visio版本为2013版,但是和Visio其他版本的基本设定应该是通用的。
2023-07-10 19:27:04
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空空如也
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