[DDR5] 内存接口芯片导论

内存接口芯片：打破存储墙，潜力巨大
已于 2024-10-10 21:05:04 修改
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分类专栏： 深入理解DDR 文章标签： 硬件工程
于 2024-10-07 19:56:15 首次发布
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全文 3200字。

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接口芯片诞生？

在这里插入图片描述
图片来源： 与非网
作者：半导体产业纵横

内存接口芯片，作为连接CPU和内存之间的桥梁，扮演着至关重要的角色。它集成在内存模组上，实现了CPU对内存数据的访问。

在计算机体系中，CPU负责进行各种计算任务，而内存则是数据的存放地。然而，由于CPU技术的快速进步，处理速度大大提升，而DRAM内存的优势则在于其较大的容量和高性价比。这导致了内存读取速度的瓶颈，被戏称为“存储墙”。

为了解决这个问题，内存接口芯片应运而生。其设计的初衷就是解决服务器CPU处理速度与内存存储速度不匹配的困扰。

内存接口芯片的诞生填补了处理器与内存之间的速度差距，提高了系统的整体性能。它打破了“存储墙”，为计算机技术的发展带来了巨大的推动力。

接口芯片市场

大浪淘沙，现在内存接口芯片的供应商只剩下：Rambus， 瑞萨，澜起科技。
内存接口芯片，宛如一颗不起眼的小石子，单价不过20元，然而，它孕育着巨大的市场潜力。尽管市场规模并不算庞大，但它却在默默地逐年扩大。

截至2022年，全球内存接口芯片市场规模已突破11亿美元，而随着DD5技术的普及，这一数字有望在2028年飙升至约40亿美元。这令人惊叹的复合年增长率预计将高达28%。内存接口芯片，或许只是微不足道的一块小零件，但它却以迅猛的势头在市场上崭露头角，为数字世界的发展注入了活力。（来源： 乐晴智库，百家号）。

内存接口芯片下游客户集中在美光、海力士和三星这 3 家，非常集中。这样内存接口芯片厂商在价格谈判的话语权比较弱。

基础知识

DDR5将会有5-6个子代，澜起科技接口芯片速率第一子代为4800MT/s，第四子代为7200MT/s，提升了一半。

接口芯片公司如澜起，fabless 的芯片设计公司. 代工属于成熟制程，40/55/65纳米。

接口芯片数量

DDR世代接口芯片数量
DDR412
DDR524-32

接口芯片类型

DDR5内存接口及模组配套芯片，是DDR5内存模组的重要组件，芯片类型包括：

  • 温度传感器 (TS)

  • 电源管理芯片 （PMIC)

  • 寄存时钟驱动器 (RCD)： 缓冲来自内存控制器的地址、命令、时钟、控制信号。

  • 数据缓冲器 (DB)：缓冲来自内存控制器或内存颗粒的数据信号。

  • 串行检测集线器 (SPD Hub)

DDR5内存接口芯片数量较DDR4世代有所提升，同时新增内存模组配套芯片的需求。

价格方面，DDR5内存接口芯片的单价可达上代产品2倍以上。

内存更新换代周期一般在5年。

接口芯片技术

TS (温度传感器) 芯片

在这里插入图片描述
来源：澜起官网
上图蓝色就是TS，DDR5主流配 2 个 TS 芯片，在DIMM板子两侧。

功能特点

兼容 JEDEC 规范
支持 I²C 和 I3C 串行总线接口
支持 PEC (数据包错误校验) 功能和奇偶校验功能
支持总线重置功能
支持带内中断 (IBI)

封装：6 引脚 WLCSP

主要应用
DDR5 服务器的 RDIMM 和 LRDIMM 内存模组

TS 说明文档

温度管理
服务器 CPU 可经由 SPD Hub 与 TS 进行通讯，从而实现对内存模组的温度管理。

DB (数据缓冲器) 芯片

DB 芯片用来缓冲来自内存控制器或内存颗粒 (DRAM) 的数据信号。
DDR5需要更多的DB。在DDR5 LRDIMM中用到10颗DB，而DDR4 LRDIMM的方案是9颗DB。DB芯片与DDR5 RCD（寄存时钟驱动器）芯片一起组成套片，用于DDR5 LRDIMM

DB 说明文档

在这里插入图片描述来源：澜起

RCD (寄存时钟驱动器) 芯片

服务器CPU的并行内存信号输入对信号的稳定性要求较高。一种解决方案是通过物理手段确保信号线的长度完全一致，然而这种方法在实际应用时需要严格的工艺要求。而且当信号频率较高时，这种方式的效果明显不佳。而采用RCD（Resistor-Capacitor-Diode）技术则可以有效解决这一问题。

RCD芯片对内存信号进行缓冲驱动，从而保证了不同输入信号线的一致性。

DDR5 RCD 说明文档

CKD (时钟驱动器) 芯片

CKD零相位延迟，可提高客户端内存数据访问的速度及稳定性，以匹配高速CPU的速度。

DDR4世代，时钟驱动功能集成在寄存时钟驱动器（RCD）芯片上，主要用于服务器模组，而尚未应用于个人电脑。在 DDR5世代，当数据速率达到6400MT/s以上时，时钟驱动器（CKD）芯片也成为客户端内存模组不可或缺的组件。这意味着在个人电脑领域，集成时钟驱动功能将成为标配。（来源：澜起官网 ）

2024年4月10日，澜起科技在业界试产DDR5一子代时钟驱动器芯片（简称CKD）。
在这里插入图片描述来源： 澜起官网

DDR5 CKD 说明文档

SPD Hub (串行检测集线器 ) 芯片

SPD（Serial Presence Detect），是一个EEPROM（8 Kbit 容量），是DIMM的相关描述信息，记录内存的最基本的参数，主板启动对内存进行检查时可以参考其中的信息： 内存厂商、容量、频率、电压、速度与带宽等参数。进而调整对内存的读写等待时间等。

内部集成了， I²C/I3C 总线集线器， 主控设备与内存模组通过 I²C/I3C通信。

SPD5 详解

PMIC

PMIC 为其他芯片提供电源。

PMIC 需要符合JEDEC超高电流（PMIC5020）、高电流（PMIC5000）和低电流（PMIC5010）规范。

PMIC 包含 4 个直流-直流降压转换器和两个线性稳压器 (LDO，分别为 1.8 V 和 1.0 V)，采用I²C/I3C 串行总线。

PMIC 说明文档

[DDR5] DDR5 SDRAM and DIMM Architecture (架构)
串起点滴
09-22 991
- 拥有更高的工作频率 - 更高的存储密度，单Die容量更大。 - 采用更低的工作电压，进而带来功耗的相应降低。 - 采用全新的供电架构。 - 通道架构变化 - 支持更高容量的DRAM模组。
[RAM] DRAM 导论：DDR4 | DDR5 | LPDDR5 | GDRR6 | HBM 应运而生
串起点滴
02-03 3545
有数据的地方就有存储， 内存是谁都离不开的产品。而动态随机存取存储器（DRAM）作为一种常见的内存。本博客将介绍DRAM的基本概念、工作原理、优缺点以及应用领域等方面。
DDR5芯片系统框图详解
flomingo1的专栏
05-28 3664
DDR5 SDRAM和LPDDR5都采用了高级的命令集来支持更高效的内存管理和操作，多功能命令（MPC）是一个重要的新特性，它用于发出与接口初始化、训练和周期性校准相关的命令。DFE通常出现在高速串行通信接口中，虽然在DDR5标准文档中并未直接提及DFE作为内部组件，但考虑到现代高速接口设计趋势，DFE可能应用于DDR5的某些高级接口电路中，用于补偿信号在高速传输过程中的失真，提高信号质量，确保数据的正确接收。VrefCA是用于命令和地址信号的参考电压，它同样是为了在高速传输中确保信号的正确识别和解读。
Introspect DDR5/LPDDR5/LPDDR6 DRAM/RDIMM/MR-DIMM/RCD/DB芯片/器件内存接口测试
Seeyuan123的博客
08-01 1378
DDR5 DRAM测试，LPDDR5 DRAM测试， DDR5 DIMM测试，DDR5 RCD测试，DDR5 DB测试
行业观察 | 内存接口芯片和CXL协议
MissMango0820的博客
02-25 1760
本文对内存接口芯片的概念和CXL协议进行不完全总结。
DDR5 vs DDR4 DRAM – 优势和设计挑战
ilearn的博客
03-16 2145
2021 年，JEDEC 宣布发布 JESD79-5 DDR5 SDRAM 标准，标志着行业向 DDR5dual-inline memory modules（DIMM） 的过渡。DDR5 内存带来了许多关键的性能提升，以及新的设计挑战。计算系统架构师、设计人员和购买人员都想知道 DDR5 与 DDR4 有什么新功能，以及他们如何充分利用新一代内存。本文内容：DDR5 与 DDR4 有什么变化...
MIPI D-PHY/C-PHY码型产生器
Seeyuan123的博客
08-01 668
Introspect是MIPI Alliance的Contributor, 是目前全球针对MIPI C-PHY/D-PHY测试最完整的方案提供商，也是市场占有率排名第一的厂商, 最高可支持D-PHY v3.0 9Gbps和C-PHY 6.5Gsps的datarate.
内存接口原理图笔记
weixin_33877092的博客
10-15 282
硬件原理图内存接口：1.RAM-like接口：SDRAM NORFLASH 网卡2.不同位宽外设的接线，访问过程3.怎么确定访问地址、设置内存控制器    CS chip select    CS#也表示低电平有效    片选：问1：地址线、数据线上面有众多的设备，怎样做到只访问其中一个而避免其余的影响？答1：每一个芯片都有单独的片选引脚，访问之前，先设置片选引脚为低电平，其他芯片的片选引脚为高电...
DDR5高速接口的均衡技术
鹰飞天下
08-26 1786
DDR5 的数据传输速率达到3200Mbps到6400Mbps之间，这样的数据传输速率已经能达到某些串行器/解串器（Serializer/Deserializer，SerDes）信道的速度，这样的数据速率下会出现更严重的信号完整性问题，如反射、信道的高频损耗、码间干扰。而ISI在之前的章节已经介绍过，其产生原因可能是由于不正确的端接造成的信号反射引起的，或是信道中的大容性负载或色散效应引起的，信号中的高频率部分通常低频率部分衰减得更多，导致信道表现出低通滤波器的特性。最后形成的是双输入，单输出的DFE。
《计算机导论》第四章作业
07-17
它与 Core i7 处理器不同，Core i5 只会集成双通道 DDR3 存储器控制器，并集成一些北桥的功能，将集成 PCI-Express 控制器。接口亦与 Core i7 的 LGA 1366 不同，Core i5 采用全新的 LGA 1156。 2. 赫兹 赫兹是...
DDR5 Full Spec.pdf
06-21
从JEDEC官网下载，目前市面是最完整版本DDR5 spec。Solid State Technology Association.
1_DDR5.pdf
04-06
Challenges for DDR5；ADS DDR BUS Simulator；Solution - Mask Correction Factor；Timing margin will be further eroded by ISI and RJ,
硬件技术台式主板DDR5内存插槽引脚功能表：288引脚详细定义与电源管理设计
最新发布
07-14
内容概要：本文档详细列出了主板DDR5内存插槽的288个引脚的功能定义。文档首先介绍了DDR5内存插槽的基本供电情况，如5V供电由内存电源芯片转换为1.1V主供电。接着，以表格形式展示了每个引脚的具体功能，包括数据线（DQ）、同步信号（DQS）、时钟信号（CLK）、地址信号（A）、复位信号（RESET）等关键信号的分配。此外，还特别标注了一些空引脚（NC）和地线（GND）。通过对引脚功能的详细解析，帮助读者理解DDR5内存的工作原理及其与CPU之间的通信机制。 适合人群：计算机硬件工程师、主板设计人员以及对DDR5内存技术感兴趣的电子爱好者。 使用场景及目标：①用于主板设计和调试过程中，确保DDR5内存插槽引脚正确连接；②帮助技术人员排查DDR5内存相关故障；③作为学习资料，深入了解DDR5内存的工作原理和技术细节。 其他说明：文档由顾教育黄浩军编辑，旨在为专业人士提供详尽的技术参考。建议读者在实际操作中结合具体的硬件平台和应用场景，进一步验证和应用文档中的信息。
芯片原厂linux驱动开发的分享
嵌入式技术开发
05-31 644
大家好，我是XX，来自湖南XX学院，电子信息18级，也曾在创新基地控制组学习过两三年，毕业后就职于一家芯片原厂的解决方案部，担任驱动工程师的职位，算上实习期，我的工作时长已有两年。在此我想将这两年期间学习与积累到的一些经验输出出来，与大家一同分享。知识面有限，只能简单介绍一些驱动开发方向的一些经验，且由于经验尚浅，文中难免会有一些疏漏和错误之处，还请大家积极地批评指正。
深入解析内存原理：DRAM的基本原理
weixin_30632883的博客
06-23 4995
前面我们知道了在一个简单的SRAM 芯片中进行读写操作的步骤了，然后我们来了解一下普通的DRAM 芯片的工作情况。DRAM 相对于SRAM 来说更加复杂，因为在DRAM存储数据的过程中需要对于存储的信息不停的刷新，这也是它们之间最大的不同。 1. 多路寻址技术最早、最简单也是最重要的一款DRAM 芯片是Intel 在1979 年发布的2188，这款芯片是16Kx1 DRAM 18 线D...
DDR5内存PMIC
Anna_Sun_Nanjing的博客
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DDR5内存条上的PMIC介绍
内存芯片及内存条生产厂商
Peter's Blog
05-31 3029
内存芯片及内存条生产厂商 厂商网址 KINGMAX（胜创） http://www.kingmax.com HyunDai（现代）
DDR5 RCD/DB高速多通道误码测试仪 BERT
Seeyuan123的博客
08-01 535
适合用在DDR5 DRAM/RCD/DB等物理层接收机信号质量完整性测试及针对DDR5协议层之功能性验证. 目前该产品有广泛的应用在各大DDR5相关的厂商中，完整的支持DDR5 DRAM Test Suite，DDR5 R-DIMM Test Suite， DDR5 RCD Test Suite，DDR5 DB Test Suite，LPDDR5 DRAM Test Suite等等。具备DDR5协议功能之分析仪可解析DDR5 CA/CK or DQ/DQS之所有协议命令。DQ 和 DQS抖动量测。
超存极光率先国产高性能DDR5模组PMIC
Rwite的博客
10-24 891
相对于消费级产品对成本的关注，服务器首要考虑的是高性能和稳定性，对芯片的供应商有着更高的技术能力要求。智能汽车的电源管理将是超存极光的另一个目标市场，规划中的车规级电源管理芯片适配国内外厂家多个型号的新款处理器，搭建多样化的应用场景，为汽车的ADAS和智能座舱方案提供更高能效更智能的电源管理支持。目前国内市场高性能PMIC芯片的主要供应商多为国际大厂，如TI，NXP，Infineon，ROHM等，持续的供货紧张和不断升级的贸易壁垒风险，促使国内厂商积极寻求国产芯片资源。
RCD JEDEC
04-03
### RCD JEDEC 标准及其在电子元器件中的规范 JEDEC 是一家全球性的标准化组织，专注于微电子产业的标准制定。RCD（Register Clock Driver, 寄存器时钟驱动器）是一种用于 DDR 存储系统的组件，在 JEDEC 的标准框架下被广泛定义和规范化。 #### 1. RCD 的功能与作用 RCD 主要负责接收来自主板控制器的命令和地址信号，并将其重新分配到多个 DIMM 插槽上的存储芯片中。这种机制可以显著提高数据传输效率并降低延迟。根据 JEDEC 定义的相关标准[^1]，RCD 还承担着缓冲时钟信号的任务，从而确保所有连接设备之间的同步操作更加精确。 #### 2. JEDEC 对 RCD 的具体规范 JEDEC 提供了一系列详细的参数和技术指标来指导制造商生产兼容性强、性能稳定的 RCD 设备。这些规范涵盖了电气特性、机械结构以及测试方法等多个方面： - **电气规格**: 包括输入输出电压范围、电流消耗限制等关键参数。 - **热管理要求**: 明确了散热设计准则以保障长时间稳定运行。 - **可靠性验证流程**: 制定了严格的寿命试验计划以便评估产品耐用度。 此外，在最新一代 DDR4 技术文档里提到，“除非特别注明外，默认情况下寄存器应配置成初始状态即零值。”这一原则同样适用于 RCD 单元内部寄存逻辑的设计过程之中[^2]。 #### 3. 实际应用场景分析 随着信息技术快速发展，对于高性能计算平台而言，采用符合 JEDEC 规范生产的高质量 RCD 成为了不可或缺的一部分。例如服务器领域当中经常需要用到多条高容量内存条组合而成的大规模随机访问存储阵列；此时如果缺乏有效的控制手段，则很可能因为信号干扰或者时间偏差而导致整个系统崩溃。因此通过遵循统一的技术协议——也就是所谓的 “JEDEC Standard”，能够有效解决上述难题的同时也为未来进一步技术创新奠定了坚实基础。 ```python class RegisterClockDriver: def __init__(self, default_value=0): self.default_value = default_value def configure(self, value=None): if value is None: return self.default_value else: # Apply configuration logic here. pass ``` 以上代码片段展示了一个简单的 Python 类 `RegisterClockDriver` 来模拟 RCD 配置行为，其中初始化函数设置了默认值为零的行为，这与 JEDEC 关于 DDR4 中寄存器设定的规定相一致。 ---
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